Студопедия
Случайная страница | ТОМ-1 | ТОМ-2 | ТОМ-3
АвтомобилиАстрономияБиологияГеографияДом и садДругие языкиДругоеИнформатика
ИсторияКультураЛитератураЛогикаМатематикаМедицинаМеталлургияМеханика
ОбразованиеОхрана трудаПедагогикаПолитикаПравоПсихологияРелигияРиторика
СоциологияСпортСтроительствоТехнологияТуризмФизикаФилософияФинансы
ХимияЧерчениеЭкологияЭкономикаЭлектроника

Timing Diagram 4-3. Local Edge-Triggered Interrupt Asserting PCI Interrupt

Читайте также:
  1. Avoid Time Wasters and Interruptions
  2. B) Research your local emblem. Then write an essay about it.
  3. Bit 60 MHz Local Bus
  4. Chip Select Timing Diagrams Local Chip Selects
  5. Figure 2-1. Local Bus Block Diagram
  6. Figure 4-5. Local Bus PCI Target Access
  7. Figure 6-1. Interrupt and Error Sources

 

 


 

CLK


 

0ns 250ns 500ns 750ns 1000ns 1250ns


 


FRAME#


 

 

GPIO0 SET AS OUTPUT


 

 

DATA DATA


AD[31:0] C/BE[3:0]#

IRDY# DEVSEL# TRDY#

 

 

LCLK


A D

CMD

BE


A D

CMD

BE


A CMD


BIT[2]=0 A

CMD

BE


BIT[2]=1 BE


 

LREQ LGNT ADS#

BLAST# LA[27:2]

LAD[31:0] READY#


GPIO[8:0]


GPIO[8:0] PINS ARE OUTPUTS


 

 

Note: GPIO pins configured as outputs are driven only when the PCI 9030 owns the Local Bus. (Refer to PCI 9030 Errata #2.)

 

Timing Diagram 4-4. GPIO[8:0] as Outputs


 


 

 

CLK FRAME# AD[31:0] C/BE[3:0]#

IRDY# DEVSEL# TRDY#

 

 

LCLK


0ns 100ns 200ns 300ns 400ns

 

 

ADDR D0 D1 D2 D3 CMD BE


 

LREQ

 

LGNT ADS#

BLAST#

 


LA[27:2]

 

LD[31:0] READY# CS[3:0]#

LBE[3:0]#

 

WR# RD# LW/R#


ADDR +4 +8 +12 D0 D1 D2 D3

 

 

 

LBE


Note: CS[3:0]# Base Address is in the range of Local Address Spaces 3 through 0.

 

Timing Diagram 4-5. Chip Select [3:0]# (32-Bit Local Bus)


 

Serial EEPROM and Configuration Initialization Timing Diagrams

 

 


 

EESK LRESETo#

        A7 A6 A5 A4 A3 A2 A1 A0  

 
EECS EEDI


0us 40us 80us 120us


EEDO

START BIT 0 INDICATES SERIAL EEPROM PRESENT ----|


0 D15D14D13D12D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 DEVICE ID (PCIIDR[31:16])


 

EESK

 


EEDO


 

 

D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0

 
VENDOR ID (PCIICR[15:0])


 

 

PCI STATUS (PCISR[15:0])


 

 

CONTINUES

 

EESK (continues)

 

EECS

 


EEDO


 

LAST WORD (PMDATASCALE[7:0])


 

CONTINUES


 

 

D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0  

 
EESK, EEDO, EECS STATUS FROM CONFIGURATION REGISTERS AFTER COMPLETION OF READ


 

 

Note: Serial EEPROM initialization completes in approximately 4.35 ms with a 33.3 MHz PCI clock.

 

Timing Diagram 4-6. Initialization from Serial EEPROM (2K or 4K Bit)


 

0ns 50ns 100ns 150ns 200ns 250ns

 

 


CLK FRAME# AD[31:0] C/BE[3:0]#

IRDY# DEVSEL# TRDY#


 

1 2 3

 

 

ADDR CMD=B


 

 

 

Data BE


 

5 6 7 8

Дата добавления: 2015-07-10; просмотров: 150 | Нарушение авторских прав

Читайте в этой же книге: Little Endian | Table 2-14. Lower Byte Lane Transfer— 8-Bit Local Bus | Table 3-2. Serial EEPROM Register Load Sequence | Figure 3-2. PCI 9030 Internal Register Access | Timing Diagram 3-5. PCI Memory Read from Local Configuration Register | Figure 4-1. PCI Target Delayed Read Mode | Figure 4-2. PCI Target Read Ahead Mode | Figure 4-3. PCI Target Write | Initialization | Figure 4-5. Local Bus PCI Target Access |
<== предыдущая страница | следующая страница ==>
Table 4-1. Response to FIFO Full or Empty| Timing Diagram 4-9. PCI Memory Write to Local Configuration Register
mybiblioteka.su - 2015-2024 год. (0.014 сек.)