Мікропроцесор 486 DX

Мікропроцесор 486 являє собою 32-розрядний процесор другого покоління, в якому на одному кристалі розташовуються сам процесор, математичний співпроцесор і кеш-пам'ять першого рівня L1. На чипі даного МП розташовується 1,2 млн. активних елементів, корпус МП має 168 виводів. У порівнянні з 386 МП даний процесор має ряд переваг:

1. в МП введений об'єднаний внутрішній кеш розміром 8Кб (для даних і команд) і передбачені засоби управління зовнішньою кеш-пам'яттю рівня L2.

2. на кристалі встановлений математичний співпроцесор, еквівалентний 387 МП.

3. Черга команд збільшена до 32Б.

4. Розширено засоби тестування, включені чотири додаткових
регістра налагодження TR3, TR4, ТК5, ТК6.

У наступних моделях передбачається можливість підвищення тактової частоти: в 486DX2 в 3 рази, в 486DX4 в 2, 2.5 і 4 рази. УГЗ 486 МП представлено на рис. 1.21.

Рис. 1.21.

Де:

– двонаправлена шина даних

- біти паритету байт даних

– шина адресу

- строб даних

RST – скидання

C – синхронізація

HOLD – захоплення

AHOLD – захоплення адреси

- готовність

- перевід виводів МП в 3 стан

- данні-управління

- запис-читання

LOCK – блокування шини

PLOCK – псевдо блокування (блокування данних, довжиною більше 32 біт)

- стан адреси

BREQ – запит шини

PWT – наскрізний запис сторінок в кеш-пам’ять

PCD – відсутність сторінки в кеш-пам’яті

- розширення пам’яті для кешування

- доступ до кеш-пам’яті

- повне очищення кеш-пам’яті

- остання передача пакетного режиму

- ігнорування помилки співпроцесора

- дійсна адреса співпроцесора

- сигнал завершення пакетного шинного циклу

Структурна схема МП 486 приведена на рис. 1.22.

Рис. 1.22. Структурна схема МП 486

До складу 486-го МП входить операційне пристрій, що складається з процесора для обробки цілочисельних даних (подібного i386) і процесора для обробки чисел з плаваючою точкою (подібно співпроцесору i387).

Усередині кристала використовуються дві внутрішніх ШД (по 32 розряди).

До складу МП включена внутрішня об'єднана кеш-пам'ять з наскрізним записом ємністю 8 КБ.

Черга команд збільшена в 2 рази і становить 32 байта.

Дешифратор команд (ДК) за один такт дозволяє декодувати 1-7 байт команди.

Черга мікрокоманд відсутня.

Вихід дешифратора команд представляє собою адресу точки входу в відповідну мікропрограму.

Блок перетворення адреси подібний БПА мікропроцесора i386, тому й тут можливе використання чотирьох способів адресації. Структура кеш-пам'яті представлена ​​на рис. 1.23.

Рис. 1.23. Структура кеш-пам’яті

Вбудована кеш-пам'ять 486 МП представляє собою статичну RAM з часом звернення 30 нс. Вона розбита на рядки. Рядок містить 16 байт (і кожен рядок зберігає 4 подвійних слова). Загальна кількість рядків - 128. З кожним рядком пов'язана службова інформація-ТЕГ - інформація, яка має 21 розряд. Для кожного рядка є спеціальне поле достовірності (ПД) - 4 розряда, і поле алгоритму LRU (лінія найменшого опору - LRU) - 3 розряда. Інформація заноситься в кеш окремими пакетами по 16 байт (запис наскрізний).

Пошук інформації здійснюється наступним чином: 4 молодших розряди фізичної адреси вибирають відповідний блок даних довжиною 4 байти; 7 наступних розряди вибирають рядок і, відповідно, адресу відповідного тегу; 21 старший розряд називається полем Тега фізичної адреси. Якщо інформація цього поля збігається з обраним тегом з якимось рядком, вважається, що потрапили в кеш вдало - інформація з кеш буде зчитуватися. Якщо збігу немає - miss кеш (промахнулися) - інформація зчитується з ОП і дублюється в кеш. При цьому модифікують відповідні поля достовірності та алгоритму LRU.

Дата добавления: 2015-10-28