Мікропроцесор 80386

Історія 32-розрядних мікропроцесорів Intel почалася з процесора 80386. У цьому МП використовується як 32-розрядна шина даних, так і 32-розрядна шина адреси, що дозволило досягти межі пам'яті 4 ГБ, що фізично адресується. На чипі даного МП встановлено 275 тис. транзисторів. На рис. 1.17. представлено УГЗ цього МП. Значення керуючих сигналів МП було введено при розгляді 16 розрядного процесора 80286.

Рис. 1.17. УГЗ МП 80386 Рис. 1.18. Структурна схема МП 80386

Структурна схема МП 80386 приведена на рис. 1.18. До складу МП включено: пристрій сполучення з шиною (ПСШ), операційний пристрій (ОП), який містить РЗП, АЛП, регістр зсуву, пристрій управління конвеєрним виконанням команд, пристрій попередньої вибірки команд, чергу команд 16Б, дешифратор команд, черга мікрокоманд ЧМК (кожна мікрокоманда з трьох мікрокоманд, що входять в чергу має 100 біт) Для виконання операцій з плаваючою точкою можна використовувати автономний співпроцесор 80287.

Програмістська модель розширена до 32 регістрів (рис. 1.19.) І включає регістри загального призначення.

	31 16	15 8	7 0		15 Сегментні 0
EAX		AH	AL	CS
EBX				SS
ECX				DS
EDX				ES
ESP				FS
EBP				GS
ESI					Системні регістри
EDI					TR
EIP					LDTR
EF					GDTR
					IDTR
	Регістри налагодження		Регістри керування
	31 0		31 0
DR0		CR0
DR1		CR1
DR2		CR2
DR3		CR3
DR6			Тестові регістри
DR7		TR6
		TR7

Рис. 1.19.

Сегментні та системні регістри, регістри керування CR0-CR3, регістри налагодження, тестові регістри. В CR0 входить регістр MSW, в DR0, DR1, DR2, DR3-регістр адрес точок зупину, DR6 - регістр, DR7 - управління стану налагодження, TR6 і TR7 - регістри самодіагностики (тестові).

При конвеєрній реалізації кожна команда може перебувати:

- в стадії вибірки; тимчасового зберігання;

- декодування; виконання; обчислення адреси.

В МП є також блок перетворення адреси (БПА), який ділиться на:

- Блок сегментної адресації (БСА), що містить: блок сегментних регістрів, суматор адреси і кеш-пам'ять; блок сегментних регістрів збільшений до 6 порівняно з 286, кеш-пам'ять містить 6 регістрів, кожен з яких має 64 розряди і включає: поле доступу (1 байт); поле бази (4 байта); поле обмеження (3 байти).

- Результат роботи даного блоку - обчислення лінійної адреси, - який може подаватися на блок сторінкової адресації (БСТА).

- Блок сторінкової адресації (БСТА) містить: суматор адреси; кеш-пам'ять, яка складається з 32 регістрів і запам'ятовує інформацію останніх 32 сторінок: (так як розмір сторінки - 4 Кб, можна забезпечити пряму адресацію пам'яті розміром 128 Кб.)

- Блок управління процесором (УП);

- Пристрій контролю (тестування) ~ ПК. Завдяки наявності КК при ініціалізації системи виконується тестування 75% елементів даного МП.

Обмін інформацією між МП і ОП можливий за допомогою 32-розрядної або 16-розрядної шини. Якщо використовується 32-розрядна шина, простір ОП розбивається на 4-х байтні подвійні слова. За допомогою адресної шини А0-А3 здійснюється адресація таких слів, а керуючі виводи використовуються для вибору конкретного байта в такому слові. Вибір слів та окремих байтів здійснюється згідно з табл. 1.5.

Таблиця 1.5

	Дані
				31-24	23-16	15-8	7-0
				X	X	X	A
				X	X	B	X
				X	C	X	C
				D	X	D	X
				X	X	B	A
				X	C	B	X
				D	C	D	C
				X	C	B	A
				D	C	B	X
				D	C	B	C

Таблиця 1.5 показує, яким чином вибираються байти в словах. Якщо здійснюється робота з 16-розрядної СШД, необхідно на вхід Ш16 подати низький потенціал. У цьому випадку слово буде видаватися з МП за два такти.

МП може працювати в:

- в режимі RM - однокористувацький режим, який використовує 20 адресних ліній;

- в режимі РМ, який забезпечує доступ до 4 ГБ в 32-розрядному фізичному просторі виконавчих адрес ОП і доступ до 64 терабайтам (246) у віртуальному (логічному) адресному просторі;

- в режимі віртуальних машин 86 (VM);

- в режимі сторінкової адресації (РРМ), коли великі масиви розбиваються на сторінки по 4 КБ.

В цьому МП можна забезпечити 4 способи адресації пам'яті:

- лінійна адресація пам'яті об'ємом 4 Гб;

- лінійно-сторінкова адресація - пам'ять 4 Гб розбивається на сторінки по 4 Кб;

- спосіб віртуальної адресації - віртуальна сегментна безсторінкова пам'ять;

- віртуальна сегментно-сторінкова пам'ять.

При використанні сторінкової організації пам'яті перетворення адреси здійснюється в 2 етапи: отримується лінійна адреса (32 розряди) з використанням сегментих регістрів і відповідних таблиць дескрипторів (подібно 286).

Лінійна адреса перетворюється у фізичну за допомогою блоку сторінкової адресації, (рис. 1.20.)

Рис. 1.20. Структура блоку сторінкової адресації

Лінійна адреса розбивається на 3 частини:

- 10 старших розрядів містять адресу каталогу сторінкових таблиць;

- наступні 10 розрядів визначають адресу відповідної сторінкової таблиці;

- молодші 12 розрядів визначають зсув.

Каталог і сторінкові таблиці розташовуються в загальному полі ОП. Базова (початкова) адреса каталогу зберігається в регістрі управління CR3. Слово стану машини (MSW) зберігається в CR0. Кількість входів в каталог -1024.

У 386 МП регістр ознак EF розширено до 32 розрядів. У регістрі використовуються ті ж ознаки, що і в попередніх МП і використовується ряд додаткових ознак. Молодші вісім розрядів цього регістра відповідають 8-розрядному МП. У 286 МП були використані наступні додаткові біти:

- TF (восьмий біт) - розряд трасування, за допомогою якого МП може бути переведений в кроковий режим, який використовується при налагодженні програм;

- IF (9 біт) - розряд дозволу переривання. За допомогою цієї ознаки можна дозволити або заборонити переривання, що надходять на вхід INT;

- DF (10 біт) - розряд напрямку зміни адреси («0» - в напрямку збільшення, «1» - в напрямку зменшення);

- IOPL (12 і 13 біти) - рівні привілеїв вводу/виводу;

- 14-біт - ознака вкладеної задачі. Цей прапор свідчить про те, що дана задача входить в іншу задачу;

- OF (11 біт) - розряд переповнення. В цей розряд записується одиниця при наявності переносу в старший розряд і відсутності перенесення з нього. У 386 МП використовуються 6 додаткових розрядів:

RF (16 біт) - прапор поновлення

VM (17 біт) - прапор віртуальних машин 86

АС (18 біт) - прапор контролю вирівнювання. За допомогою його операнди можна вирівняти

по межах 2, 4, 8 Байт

VIF (19 біт) - віртуальна версія дозволу переривання

VIP (20 біт) - віртуальний запит переривання

ID (21 біт) - прапор доступності.

У регістрі управління CR0 зберігається MSW-слово стану машини 286МП.

0-й біт цього регістру - дозвіл захисту.

Установка його в «1» переводить МП у захищений режим

1-й біт - моніторинг співпроцесора,

2-й біт - емуляція співпроцесора,

Третій біт - TS - перемикання завдань.

Дата добавления: 2015-10-28