Читайте также:
|
| MODE Pin | Mode | Bus Width |
| Multiplexed | 32-, 16, or 8-Bit | |
| Non-Multiplexed |
Bus Cycles
В обох режимах немультіплексірованном і мультиплексировать LA [27: 2] адресній шині управляє адреса дійсний початок один годинник до ADS # твердження (яка не сигналізує про початок циклу шини) і триває до кінця циклу (про що сигналізує BLAST # DE-твердження). У режимі каналів (MODE = 1), LAD / LD [31: 0] Multiplexed Адреса / шини даних також веде адреса доступу дійсний на LAD / LD [27: 0], що не починаючи один годинник перед ADS # затвердження і аж до ОГОЛОШЕННЯ # Ви- твердження один годинник пізніше, після якої дані приводом. LAD / LD [31: 0] диски шина даних Запис даних допустимим години після ADS # твердження, коли ADS # DE-стверджує, і продовжується до тих пір цикл не закінчується або поки дані до адреси чекати станів (або дані до даних стану очікування
Якщо вибух включена) починають, якщо вони запрограмовані. BLAST # твердження показує останній цикл даними доступу. (Зверніться до малюнка 2-2 і Рисунок 2-3).
Запис даних циклу допустимий час і час читання даних циклу може бути продовжений з внутрішньо створений адреса, актуалізованих даних станів очікування та / або затримки READY # готовий введення твердження, якщо ГОТОВИЙ # вхід дозволений для простору. При включенні READY # введення твердження вказує PCI 9030, що читання даних на шині діє до прийняття або передачі Запис даних завершена. READY # ввід не проби, поки адрес в даних почекати держави (та / або дані до даних стану очікування з вибухом), які сигналізують WAITo # твердження, закінчується (WAITo # DE-стверджував). READY # ігнорується під час Адреса циклу (ADS # затвердження), внутрішньо згенерованих даних в адреси станів очікування, і холості такти між переказів. BTERM # введення, якщо він включений, використовується для розгону пакетного доступу, а також служить в якості готового входу. (Зверніться до розділу 2.2.4.3.)RD # і WR # спрацьовує можуть бути незалежно запрограмовані для кожного локального адресного простору. RD # та / або WR # стробоскоп твердження може бути додатково затримується на адреси в даних стану очікування. Написати циклу Проводити години можуть бути вибірково запрограмований для розширення даних дійсного часу і BLAST # твердження, за WR # стробоскоп DE-assertion.Recovery (в режимі очікування) цикли можуть бути додатково запрограмований для кожного просторі, використовуючи дані з адресами стану очікування (NXDA) щоб продовжити час між Local Bus доступ, щоб забезпечити достатній час для зовнішнього пристрою плавати свої висновки даних після запиту читання.
0ns 250ns 500ns
LCLK ADS# BLAST#
LA[27:2]
LD[31:0] WAITo# WR# LW/R# READY#
ADDR
DATA
Write Strobe Delay, Example=1 NWAD, Example=2
ADDR
DATA
Data Transferred
Write Cycle Hold, Example=3
NXDA, Example=2
Дата добавления: 2015-07-10; просмотров: 135 | Нарушение авторских прав
| <== предыдущая страница | | | следующая страница ==> |
| Table 2-3. READY# Data Transfers | | | Table 2-6. Burst and Bterm on the Local Bus |