Table 2-3. READY# Data Transfers

Slave Device	READY#	Description
Input Enable	Signal
Address Spaces		Ignored	READY# is not sampled by the PCI 9030. Data transfers determined by the internal wait state generator. READY# is ignored and the Data transfer takes place after the internal wait state counter expires.
	Sampled	READY# is sampled by the PCI 9030. Data transfers are determined by an external device, which asserts READY# to indicate a Data transfer is taking place.

READY#

READY # введення пін має відповідний біт дозволу в автобусі область дескрипторів регістр (S) (LASxBRD [1] та / або EROMBRD [1]). Якщо READY # включена, це означає, що запис даних приймаються або прочитані дані надаються на автобусі Slave. Якщо автобус веденого потрібно ввести стан очікування, він може де-стверджують READY #, поки він не буде готовий прийняти або надати дані. Якщо READY # відключена, то Місцеве довжина Автобусний трансфер може бути визначена шляхом внутрішнього стану очікування генераторів. (Зверніться до таблиці 2-3.)

WAITo#

ЩО # є висновок, який надає інформацію про стан внутрішньої державної чекати генераторів. Він стверджував, в той час як внутрішні стану очікування вставляються. READY # ввід не проби до WAT # Чи не де-затверджував.

WR#

WR # є загальна мета записати вихід стрибає. Час контролюється струму шини області дескриптора регістру. WR # стрибає протягом усього передачі даних.

WR #, як правило, видається при адреси в даних стану очікування (СЗАО), якщо Написати Strobe затримки годинник не запрограмовані в автобусі область дескрипторів регістр (S) (LASxBRD [29:28] та / або EROMBRD [29:28]), WR #

залишається стверджував протягом лопаються і даних до даних стану очікування (NWDD). LAD / LD шини даних дійсного часу може бути розширене за межі WR # -де-самоствердження, якщо цикл записи Тримайте годинник запрограмовані в автобусі область дескрипторів регістр (S) (LASxBRD [31:30] та / або EROMBRD [31:30]),

Local Bus Arbitration

PCI 9030 Local Bus Master. Коли шина PCI ініціює новий запит на передачу, PCI 9030 має місцеве управління Bus. Ще один пристрій може отримати місцеве управління шини, стверджуючи, LREQ. Якщо PCI 9030 не має циклів, щоб бігти, він стверджує, LGNT, передавши управління зовнішньої Вчителя.

Якщо PCI 9030 вимагає місцевий автобус для відкладеного PCI Target угоду, перш ніж зовнішній Майстер завершує і PCI 9030 Local Bus арбітр налаштований віддавати пріоритет PCI Target доступ за зовнішніми майстер власності на місцевому автобусі (CNTRL [7] = 0), Local Bus арбітр де-стверджує LGNT незалежно від LREQ контактний держави (стану Preempt за замовчуванням). Якщо замість цього, пріоритет віддається зовнішньої Master (CNTRL [7] = 1), Місцевий автобус арбітр продовжує стверджувати, вихід LGNT до Local Bus Master не звільняє шину де-стверджуючи LREQ.

LREQ може бути насунутою на мілину, щоб забезпечити постійне місцевої власності на автобусі до ЧКВ 9030.

LGNT

LGNT затверджується СКП 9030, щоб надати Місцеве управління автобус до місцевого Bus Master. Коли PCI 9030 вимагає місцевий автобус, це може сигналізувати PREEMPT де-стверджуючи LGNT, якщо вони налаштовані зробити це в місцевому арбітр LGNT Signal Select біт дозволу (CNTRL [7] = 0).

LREQ

LREQ затверджується місцевою Bus Master просити місцеве застосування Bus. PCI 9030 може бути господарем місцевий автобус, потягнувши LREQ низький (або заземлення LREQ).

Arbitration Timing Diagram

0ns 250ns 500ns

LCLK LREQ LGNT

Local Bus is requested by another Local Initiator.

PCI 9030 grants the Local Bus to another Local Initiator; otherwise, remains low.

Local Bus

Another Local Initiator Drives Bus

De-asserted if PCI 9030 needs to use a Local Bus and CNTRL[7]=0; otherwise, remains high until the Local Initiator is done.

Timing Diagram 2-1. Local Bus Arbitration from the PCI 9030 by Another Local Bus Initiator (LREQ and LGNT)

Local Bus Interface and Bus Cycles

PCI 9030 Local Bus Master. PCI 9030 Інтерфейси PCI Host Bus мультиплексированием або немультіплексірованном місцевому автобусі, який обраний в режимі [1: 0] Контакти, які перераховані в таблиці 2-4.

Notes: No PCI Initiator capability.

Internal registers are not readable/writable from the Local Bus. The internal registers are accessible from the Host CPU on the PCI Bus or from the serial EEPROM.

Дата добавления: 2015-07-10