Лабораторная работа 3

Лабораторные работы

По курсу Проектирование встроенных систем на СБИС

Оглавление

Лабораторная работа 1. 2

Лабораторная работа 2. 3

Лабораторная работа 3. 4

Лабораторная работа 4. 6

Лабораторная работа 5. 8

Лабораторная работа 1

Тема: Функциональное и структурное описание простой комбинационной схемы на VHDL.

Задание: Выполнить два варианта описания объекта моделирования – поведенческое описание и структурное описание (на базе компонентов «И», «ИЛИ», «НЕ»). Промоделировать работу, убедиться в правильности функционирования.

Варианты задания:

1. Y=A and (B or C) and (not D)

2. Y=A or B and (C or (not D))

3. Y=(A or B) and (not (C or D))

4. Y=not(A) and not(B) and (C or D)

5. Y=not(A or B) or not(C or D)

6. Y=A and not(B or C or D)

7. Y=not(A and B and C) or D

8. Y=not(A and B) or not(C) and D

9. Y=not(A or B) and (C or D)

10. Y=(A and B) or not(c) or not(D)

11. Y=A or (C and not(B or D))

12. Y=A and (not(C or b) and D)

Порядок выполнения работы:

1. Выполнить описание объекта моделирования

2. осуществить компиляцию проекта, исправить выявленные ошибки.

3. Разработать тестовое окружение для объекта моделирования.

4. Выполнить тестирование правильности функционирования объекта моделирования.

5. Проверить полноту тестирования

Содержание отчета:

1. Постановка задачи, вариант задания

2. Алгоритмы реализуемых операций

3. Текст программы на языке VHDL

4. Результаты моделирования

5. Оценка полноты тестирования

Лабораторная работа 2

Разработать блок арбитража

-количество устройств, для которых выполняется арбитраж, задается параметрически

- должно поддерживаться 5 уровней приоритетов

- уровень приоритета для каждого устройства задается с внешнего входа (задается вначале работы и не меняется в процессе работы устройства)

- если для нескольких устройств задан одинаковый уровень приоритета, то внутри такой группы динамические циклические приоритеты

Помимо самого блока арбитража, необходимо разработать тестовое окружение для него.

Содержание отчета:

1. Постановка задачи

2. Алгоритмы реализуемых операций

3. Текст программы на языке VHDL

4. Результаты моделирования

5. Оценка полноты тестирования

Лабораторная работа 3

Тема: Описание конечного автомата.

Задание:

Разработка компонента памяти. Разрядность слова памяти определяется вариантом. Данный компонент включает в себя блок (массив) памяти и набор внешних интерфейсов. Интерфейсы предназначены для взаимодействия компонента памяти с абстрактными вычислителями (их количество определяется вариантом) являются параллельными и полностью синхронными (их значения анализируются по восходящему фронту тактового сигнала), разрядность передаваемого слова данных и разрядность адреса соответствуют разрядности слова и количеству слов памяти.

N варианта	Количество внешних интерфейсов	Разрядность слова памяти	Тип внешнего интерфейса
		А)	А)
		Б)	Б)
		В)	А)
		В)	Б)
		А)	А)
		Б)	Б)
		А)	Б)
		А)	Б)
		Б)	А)
		В)	А)
		В)	Б)
		А)	Б)

Разрядность слова памяти:

А) – 8 бит

Б) – 16 бит

В) – 32 бит

Характеристики интерфейса:

А) Для передачи адреса, данных на запись, данных на чтение и управления используются выделенные линии. Набор управляющих сигналов включает в себя входной сигнал, указывающий действительность выставляемой внешним устройством информации, входной сигнал, указывающий направление обмена и выходной сигнал подтверждения, указывающий при записи факт успешной записи данных в память, а при чтении факт того, что на шину выставлены действительные данные.

При записи данных адрес, данные на запись и управление выставляются одновременно. При чтении одновременно выставляются адрес и управление, данные должны быть выставлены в следующем такте или через такт.

Б) Для передачи адреса, данных на запись, данных на чтение и управления используются выделенные линии. Набор управляющих сигналов включает в себя входной сигнал, указывающий действительность выставляемого внешним устройством адреса, входной сигнал, указывающий направление обмена и выходной сигнал подтверждения, указывающий при записи факт успешного защелкивания адреса в памяти; входной сигнал, указывающий действительность входных данных, выходной сигнал, подтверждающий, что данные успешно сохранены в памяти; входной сигнал, указывающий готовность принять данные и выходной сигнал, подтверждающий действительность выставленных данных.

Порядок выполнения работы:

1. Выполнить описание объекта моделирования на VHDL

2. Разработать тестовое окружение для объекта моделирования.

3. Выполнить тестирование правильности функционирования объекта моделирования.

Содержание отчета:

1. Постановка задачи, вариант задания

2. Алгоритмы реализуемых операций

3. Текст программы на языке VHDL

4. Результаты моделирования

Дата добавления: 2015-12-08