Гайворонский Д. В., Новосельцева Т. Я. 1 страница

МИНОБРНАУКИ РОССИИ

––––––––––––––––––––––––––––––––––––––

Санкт-Петербургский государственный

электротехнический университет «ЛЭТИ»

––––––––––––––––––––––––––––––––––––––

Д. В. Гайворонский, Т. Я. Новосельцева

Имитатор сигналов, отраженных от движущейся цели,

На БИС Altera

Санкт-Петербург

Издательство СПбГЭТУ «ЛЭТИ»

МИНОБРНАУКИ РОССИИ

––––––––––––––––––––––––––––––––––––––

Санкт-Петербургский государственный

электротехнический университет «ЛЭТИ»

––––––––––––––––––––––––––––––––––––––

Д. В. Гайворонский, Т. Я. Новосельцева

Имитатор сигналов, отраженных от движущейся цели,

На БИС Altera

Учебное пособие

Санкт-Петербург

Издательство СПбГЭТУ «ЛЭТИ»

2011

УДК 51-7:621.37(07)

ББК В171.7

Гайворонский Д. В., Новосельцева Т. Я.

Г 34 Имитатор сигналов, отраженных от движущейся цели на БИС Altera:

Учебн. пособие. СПб.: Изд-во СПбГЭТУ «ЛЭТИ», 2011, 44 с.

ISBN 0-0000-0000-0

Рассматриваются варианты построения аппаратной части имитатора на БИС Altera, обеспечивающие заданные параметры и работающие на граничной частоте. Разработано программное обеспечение для ввода данных с квитированием и по прерыванию.

Предназначено для студентов дневного отделения факультета радиотехники и телекоммуникаций.

УДК 621.396.9

ББК В171я7

Рецензенты: кафедра технической кибернетики Военно-космической академии А. Ф. Можайского; д-р. техн. наук, проф. Л. А. Рассветалов.

Утверждено

редакционно-издательским советом университета

в качестве учебного пособия.

ISBN х-хххх-хххх-х ©СПбГЭТУ «ЛЭТИ», 2011
Техническое задание

Спроектировать на микропроцессоре (МП) 1821ВМ85 имитатор сигналов, отраженных от движущейся цели. Параметры имитатора:

– периоды следования зондирующих импульсов T_i (мс), i = 1, 2, 3, 4;

– скорости движения цели v_j (км/ч), j = 0, 1, ¼, 7;

– частота тактового сигнала f ₀ (МГц).

Имитатор реализовать в виде микроконтроллера, структурная схема которого изображена на рисунке: CPU (central processing unit) – центральный процессор, GN (generator) – генератор тактовых сигналов, TR/RC (transmitter/receiver) – приемопередатчик, BD(bus driver) – шинный драйвер, EPROM (erasable programmable read only memory) – постоянное запоминающее устройство (ПЗУ) со стиранием ультрафиолетовыми лучами, RAM (random access memory) – оперативное запоминающее устройство (ОЗУ), I/O (input/output) – устройства ввода-вывода, внешние устройства. Выбрать ПЛИС фирмы Altera для аппаратной части имитатора, построить схему и разработать программное обеспечение.

Пульт управления (ПУ) состоит из клавиатуры и дисплея. Значения параметров T_i и v_j задаются с клавиатуры. Дисплей выполняется на 5-раз-рядном 7-сегментном светодиодном индикаторе АЛС328В.

Управление дисплеем осуществляется при помощи специализированной микросхемы ICM7218C.

1. ПОСТАНОВКА ЗАДАЧИ

1.1. Имитатор подвижного сигнала

Имитатор радиолокационного сигнала предназначен для проверки работоспособности и настройки устройств обработки сигналов в радиолокационных системах. На рис. 1.1, a изображена структурная схема имитатора радиолокационных сигналов: G – сигнал, из которого формируется зондирующий импульс dG; G_v – сигнал, из которого формируется импульс dG_v отраженный от движущейся цели. Эти сигналы имеют период повторения T = MT ₀, где M = M ₀ M ₁, T ₀ = – период тактового сигнала (рис. 1.1, б).

а	б
Рис. 1.1. Схема имитатора радиолокационного сигнала

Задачей имитатора является сдвиг временнóго положения импульсов dG_v относительно импульсов dG на время T ₀ при воздействии каждого перехода сигнала x ₁ с 1 на 0 (сдвиг производится по команде dx ₁ = 1, где d – оператор логического дифференцирования [1]). Направление сдвига определяется значением сигнала x ₂. Если сигнал x ₁ имеет постоянную частоту F_j = = , то сигнал dG_v будет перемещаться по отношению к сигналу dG с постоянной скоростью, что соответствует имитации цели, движущейся с фиксированной радиальной скоростью.

Основным узлом такого имитатора является счетчик с программируемым модулем пересчета M_v = M ₀, M ₀ – 1, M ₀ + 1 [2]. Действительно, если при dx ₁ = 0 модуль пересчета M_v = M ₀, то частоты сигналов G и G_v равны, разность их фаз (разность временных положений сигналов dG и dG_v) определяет задержку отраженного сигнала по отношению к зондирующему, т. е. эта разность содержит информацию о дальности до цели. При подаче управляющего сигнала dx ₁ = 1 счетчик переключается с модуля M ₀ на M ₀ – 1 или M ₀ + 1 в зависимости от значения другого управляющего сигнала x ₂, что приводит к появлению переноса P ₄ на один такт раньше или позже, чем при модуле пересчета M ₀. Чем выше частота f ₀ тактового сигнала, тем меньше дискретность квантования фазы (дальности до цели) и тем выше качество имитатора. Задачей курсовой работы является проектирование имитатора сигналов, параметры которых задаются нажатием клавиш клавиатуры имитатора. Код нажатой клавиши вводится в микроЭВМ программным методом с квитированием или по прерыванию. По коду клавиши идентифицируется ее назначение и производится соответствующее управление работой счетчиков, обеспечивающих заданные параметры сигналов G и G_v.

1.2. Микропроцессор 1821ВМ85

Схема процессорного блока изображена на рис. 1.2 и выполнена с использованием макроэлементов (отдельно макроэлементы представлены на рис. 1.3):

74373b – регистр младшего байта адреса, 74244b – буфер старшего байта адреса, lpm_bustri – приемопередатчик системной шины данных, 74157 – дешифратор системных сигналов управления, вырабатывающий из сигнала (read) чтения внешнего устройства I/O или памяти сигналы (memory read) – чтение данных из памяти или (I/O read) – чтение внешнего устройства, а из сигнала (write) записи данных в память или I/O сигналы (memory write) – запись данных в память или (I/O write) – запись во внешнее устройство в зависимости от значения сигнала (IO/memory), указывающего на обращение CPU к внешнему устройству ( = 1) или к памяти ( = 0);

A _15–8 (address bus) – старший байт адреса памяти;

AD _7–0 (multiplexed address/data bus) – мультиплексная шина адреса-данных (в первом такте машинного цикла выдается младший байт адреса A _7–0 памяти или адрес внешнего устройства, а в течение второго и третьего тактов машинного цикла – байт данных D _7–0);

ALE (address latch enable) – сигнал фиксации младшего байта адреса A _7–0 во внешнем регистре (ALE = 1 в первом такте текущего машинного цикла);

S ₁, S ₀ (status) – сигналы состояния CPU, указывающие совместно с сигналом тип операции, которую он будет выполнять в текущем машинном цикле (в частности, S ₁ = S ₀ = 0 – режим останова CPU);

Рис. 1.2. Принципиальная схема процессорного блока на МЭ

(IO/memory) – сигнал, указывающий на обращение CPU к внешнему устройству ( = 1) или к памяти ( = 0);

(read) – сигнал чтения внешнего устройства I/O или памяти;

а	б
в
Рис. 1.3. МЭ процессорного блока: формирователь сигналов управления (а), формирователи сигналов шины адреса (б) и приемопередатчик (в)

(write) – сигнал записи данных в память или I/O;

READY – сигнал готовности, поступающий от I/O или памяти;

HOLD – сигнал запроса прямого доступа к памяти, поступающий от контроллера DMA (direct memory access – прямой доступ к памяти);

HLDA (hold acknowledge) – сигнал подтверждения прямого доступа к памяти, подаваемый на контроллер DMA;

INTR (interrupt request) – сигнал запроса прерывания высоким уровнем (INTR = 1), поступающий от внешнего устройства или контроллера прерываний 580ВН59;

(interrupt acknowledge) – выходной сигнал подтверждения прерывания, подаваемый на внешнее устройство или контроллер прерываний 580ВН59;

RST 5.5, RST 6.5, RST 7.5 (restart) – входы маскируемых запросов прерывания для вызова подпрограмм, расположенных по фиксированным адресам 5.5 × 8 d = 2C h, 6.5 × 8 d = 34 h и 7.5 × 8 d = 3C h (d и h – указатели десятичной и 16-ричной систем счисления); управление маской осуществляется двумя командами: RIM (read interrupt mask) – чтение маски прерываний и SIM (set interrupt mask) – установка маски прерываний; сигналы RST 5.5 и RST 6.5 запрашивают прерывание высоким уровнем, а сигнал RST 7.5 – положительным фронтом;

TRAP – вход запроса немаскированного прерывания положительным фронтом с последующим удержанием высокого уровня; этот запрос прерывания имеет наивысший приоритет (приоритеты остальных входов запросов прерывания уменьшаются в последовательности RST 7.5, RST 6.5, RST 5.5 и INTR); адрес передачи управления равен 4.5 × 8 d = 24 h;

(reset in) – входной сигнал системного сброса;

RESOT (reset out) – выходной сигнал системного сброса;

X ₁, X ₂ – входы для подключения кварцевого резонатора;

CLK (clock) – тактовый сигнал CPU (f ₀ £ 3.6 МГц);

SID (serial input data line), SOD (serial output data line) – вход и выход канала последовательной передачи данных.

Сигналы A _15–0, AD _7–0, , и находятся в Z-состоянии во время выполнения прямого доступа к памяти (HOLD = 1), в течение системного сброса ( = 0) и при останове CPU (S ₁ = S ₀ = 0). Все прерывания, кроме TRAP, запрещаются командой DI и разрешаются командой EI. Частота внутреннего тактового сигнала и внешнего сигнала CLK в два раза меньше частоты кварцевого резонатора.

2. ВЫБОР И ОБОСНОВАНИЕ СТРУКТУРНОЙ СХЕМЫ ИМИТАТОРА

2.1. Структурная схема имитатора

На рис. 2.1 представлена структурная схема имитатора сигнала, параметры которого (периоды T_i, i = 1, 2, 3, 4, скорости движения цели v_j, j = 0, 1, 2, 3, 4, а также направление движения) вводятся с клавиатуры.

Имитатор содержит два канала для формирования неподвижного зонди-

Рис. 2.1. Структурная схема имитатора

рующего сигнала G и подвижного отраженного сигнала G_v. Неподвижный сигнал формируется путем деления частоты f ₀ в M ₀ M_i раз для получения заданного значения периода T_i. Общий модуль пересчета M ₀ M_i реализуется двумя счетчиками по mod M ₀ и mod M _{1 i}. Подвижный сигнал формируется путем деления частоты f ₀ счетчиком с тремя модулями пересчета M ₀ – 1, M ₀ и M ₀ + 1, которые переключаются сигналами x ₂ (направление движения) и x ₁ (скорость движения, задаваемая значением частоты F_j), и счетчиком по mod M_i. Для построения программируемых счетчиков PCT (programmable counter) по mod M_i можно использовать макроэлементы счетчиков из библиотеки пакета.

Частота F_j вычисляется по заданной скорости движения цели v_j (в метрах в секунду). Скорость перемещения сигнала dG относительно сигнала dG_v равна v _{G v} = T ₀ F_j (T ₀ в микросекундах, F_j в герцах). Цель за время t проходит расстояние D D = v_j D t, а свет расстояние 2D D проходит за время , где c – скорость света. Из этого следует, что ,

(v_j – в метрах в секунду, T ₀ – в микросекундах). Для получения этих частот из частоты f_C = необходимо использовать счетчик по mod M_j, где .

Для программирования модулей пересчета счетчиков по mod M_i и mod M_j необходимо производить запись в них чисел и , выдаваемых CPU по шине данных. Эти числа должны храниться в ПЗУ.

2.2. Расчет основных параметров имитатора

В соответствии со структурой, изображенной на рис. 1.1, необходимо подсчитать коэффициенты деления M_i и М_j. Расчет производится с использованием формул:

M_i = f ₀ T_i; M _{1 i} = , (2.1)

F_j = , (2.2)

где v_j м/c, f ₀ МГц, F_j Гц. Частота F_j получается путем деления частоты f_c на M_j, где f_c = ;

M_j = , M_j = M_kM _{1 j}, (2.3)

где M_k . Результаты расчетов представлены в табл. 2.1 и 2.2.

Таблица 2.1

Коэффициенты деления в неподвижном канале

F 0, МГц
Ti, мс
Mi	100 000	200 000	300 000	400 000
M 0
M 1 i	10 000	20 000	30 000	40 000
d 1 i = M 1 i – 1	9 999	19 999	29 999	39 999
d 1 i = d 1 i Md1 i L	270F h	4E1F h	752F h	9C3F h

Таблица 2.2

Коэффициенты деления в канале скорости

vj, км/ч
vj, м/c
Fj	6.66666	13.33333		33.3333
	FC = = 10 МГц
Mj	1 500 000	750 000	500 000	300 000
Mk
M 1 j	46 875	23 437	15 625	9 375
d 1 j = M 1 j – 1	46 874	23 436	15 624	9 374
d 1 j = d 1 j M d 1 j L	B71A h	5B8C h	3D08 h	249E h

Таблица 2.3

Данные коэффициентов деления d _{1 i} и d _{1 j}, хранящиеся в памяти

Загружаемое число	Система счисления
десятичная	двоичная di = M 1 i – 1	16-ричная di
d 1 i	9 999	0010 0111 0000 1111	270F h
19 999	0100 1110 0001 1111	4E1F h
29 999	0111 0101 0010 1111	752F h
39 999	1001 1100 0011 1111	9C3F h
d 1 j	46 874	1011 0111 0001 1010	B71A h
23 435	0101 1011 1000 1100	5B8C h
15 624	0011 1101 0000 1000	3D08 h
9 374	0010 0100 1001 1110	249E h

После расчета d _{1 i} и d _{1 j} значения скорости и периода необходимо преобразовать в двоичную или шестнадцатеричную систему для последующей загрузки в PCT, пример такого перевода приведен в табл. 2.3.

3. ВЫБОР ЭЛЕМЕНТОВ ПРИНЦИПИАЛЬНОЙ СХЕМЫ

3.1. Выбор элементной базы

По заданию счетчики и контроллер клавиатуры должны выполняться на ПЛИС (программируемые логические интегральные схемы) фирмы Altera.

ПЛИС семейства MAX7000 являются первыми сложными CPLD (CPLD – complex programmable logic devices) фирмы Altera, выполненными по технологии ПЗУ с электрическим стиранием (EPROM). В настоящее время выпускаются ПЛИС MAX7000, MAX7000A, MAX7000B, MAX7000E, MAX7000S. Семейства MAX7000A и MAX7000B рассчитаны на работу в системах с напряжением питания 3.3 и 2.5 В соответственно, ПЛИС MAX7000S является дальнейшим развитием 5-вольтового MAX7000, допуская возможность программирования в системе. В настоящее время это семейство, пожалуй, является самым популярным CPLD у российских разработчиков. Это связано с тем, что для работы с ПЛИС этого семейства не требуется никаких серьезных затрат, поскольку пакет MAX+plus II BaseLine полностью поддерживает всех представителей этого семейства ПЛИС, а для программирования и загрузки конфигурации устройств опубликована схема загрузочного кабеля ByteBlaster и ByteBlasteMV. В табл. 3.1 приведены основные характеристики ПЛИС семейства MAX7000S[1], [2].

Все ПЛИС MAX7000S поддерживают технологию программирования в системе (ISP, in-system programmability) и периферийного сканирования (boundary scan) в соответствии со стандартом IEEE Std. 1149.1 JTAG. Элементы ввода-вывода позволяют работать в системах с уровнями сигналов 5 В или 3.3 В. Матрица соединений имеет непрерывную структуру, что позволяет реализовать время задержки распространения сигнала до 5 нс. ПЛИС MAX7000S имеют возможность аппаратной эмуляции выходов с открытым коллектором (open – drains pin) и удовлетворяют требованиям стандарта PCI. Имеется возможность индивидуального программирования цепей сигналов сброса, установки и тактовых сигналов триггеров, входящих в макроячейку. Предусмотрен режим пониженного энергопотребления. Программируемый логический расширитель позволяет реализовать на одной макроячейке функции до

Таблица 3.1
Основные характеристики ПЛИС семейства MAX7000S
Параметры	EPM 7032S	EPM 7064S	EPM 7128S	EPM 7160S	EPM 7192S	EPM 7256S
Логическая емкость, эквивалентных вентилей
Число макроячеек
Число логических блоков
Число программируемых пользователем выводов
Задержка распространения сигнала вход-выход, , нс					7.5	7.5
Время установки глобального тактового сигнала, , нс	2.9	2.9	3.4	3.4	4.1	3.9
Задержка в триггере по отношению к тактовому сигналу, , нс	2.5	2.5	2.5	2.5	3.0	3.0
Максимальная глобальная тактовая частота, , МГц	175.4	175.4	147.1	149.3	125.0	128.2

32 переменных. Имеется возможность задания бита секретности (security bit) для защиты от несанкционированного тиражирования разработки. В отличие от архитектуры MAX7000, ПЛИС MAX7000S имеют возможность использования двух глобальных тактовых сигналов.

3.2. Синтез счетчика с тремя модулями пересчета

Для реализации такого счетчика можно использовать макроэлементы 74161 (4-разрядный счетчик) и 7474 (два D -триггера с прямыми и инверсными выходными сигналами). Синхронная загрузка данных позволяет менять модуль пересчета изменением загружаемых данных d_M = D ₃ D ₂ D ₁ D _0. Модуль пересчета двоичного 4-разрядного счетчика с такой загрузкой данных определяется соотношениями: M = 16 – d_M, 0 £ d_M £ 14, из которых следует, что d_M = 16 – M, 2 £ M £ 16.

Рассмотрим синтез счетчика с переключением сигналами y ₁ и y ₂ трех модулей пересчета M_v = M ₀ – 1, M ₀, M ₀ +1 при M ₀ = 5 на двоичном 4-разрядном счетчике. Тогда загружаемые числа d_M = 16 – M_v = 12, 11, 10. Из табл. 3.2 следует, что D ₃ = 1, , D ₁ = , D ₀ = _.

Управляющие сигналы y ₁ и y ₂ формируются с помощью двух схем временной привязки (СВП) входного сигнала управления к тактовому сигналу H, что необходимо для надежной работы синхронного автомата, каким и является счетчик с тремя модулями пересчета. Для увеличения быстродействия счетчика операция реализована с помощью одной из СВП без использования дополнительного ЛЭ. Длительность значений сигналов и равна M_vT ₀. Каждая из СВП реализована на двух D -триггерах (рис. 3.1), преобразующих переходы сигнала с 0 на 1 ( = 1) в потенциальный сигнал

Дата добавления: 2015-12-08