Классическая память DRAM.

Как отмечалось выше, в качестве оперативных ЗУ в настоящее время используются динамические ЗУ с произвольным доступом (DRAM). Такое положение обусловлено тем, что недостатки, связанные с необходимостью регенерации информации в таких ЗУ и относительно невысоким их быстродействием, с лихвой компенсируются другими показателями: малыми размерами элементов памяти и, следовательно, большим объемом микросхем этих ЗУ, а также низкой их стоимостью. Рассмотрим как функционирует классическая память DRAM.

Ячейки динамической памяти организованы в матрицу, состоящую из строк и столбцов по классической архитектуре любой памяти (см. выше). Полный адрес ячейки данных включает два компонента - адрес строки (row адрес) и адрес столбца (column адрес). Кроме того, из-за особенности функционирования структура DRAM включает блок регенерации и буфер ввода/вывода.

Структурная схема динамической памяти имеет следующий вид (см. рис. 6.).

Рисунок 6. Структурная схема динамической памяти.

Чтение из ячейки динамической памяти осуществляется за пять тактов системной шины:

1. Когда процессор или устройство, использующее канал DMA (канал прямого доступа) обращается к памяти для чтения информации, на входы микросхемы динамической памяти поступает сигнал вывода данных ОЕ (Output Enabled).

2. Из буфера и дешифратора адресов, который хранит полный адрес ячейки и определяет, какая часть адреса относится к строке и столбцу, подается адрес строки.

3. Одновременно или с небольшой задержкой времени подается сигнал RAS (Row Address Strobe – сигнал наличия адреса строки на шине адреса или строб строки, активным состоянием любого стробирующего сигнала является низкий уровень). Адрес ячейки поступает по адресным линиям на дешифратор, который преобразует поступивший набор нулей и единиц в номер строки. Это означает, что каждая шина столбца соединяется с ячейкой памяти выбранной строки. Информация считывается со всей строки запоминающих элементов одновременно и помешается в буфер ввода-вывода (см. рисунок 5).

4. С незначительной задержкой после сигнала RAS подается адрес столбца.

5. После этого подается сигнал CAS (Column Address Strobe – строб столбца). При этом из буфера ввода-вывода выбираются данные в требуемом столбце, которые поступают на выход динамической памяти.

Все вышесказанное можно представить в виде временной диаграммы (рисунок 7).

Рисунок 7. Временная диаграмма чтения из DRAM.

- Здесь:

- RAS – строб строки (см.выше);

- CAS – строб столбца (см. выше);

- ADR – данные на шине адреса, R – адрес строки, С – адрес столбца;

- DATA – информация на шине данных (считанная из ячеек);

- T_RAC (RAS Access Time) – задержка появления данных на выходе DATA по отношению к моменту спада сигнала RAS или время доступа, является основным параметром памяти (обычно является последним элементом обозначения микросхем (хххх-7 и хххх-70 означают время доступа 70 нс.), для современных микросхем характерно время доступа 40-100 нс.);

- T_RCD – минимальное время задержки между подачей сигналов RAS и CAS (RAS-to-CAS Delay);

- T_RAS и T_CAS – длительности (активного уровня) сигналов RAS и CAS.

Следует обратить внимание, что данные на выходе микросхемы будут удерживаться до того момента, пока сигнал CAS имеет активный низкий уровень.

При считывании информации из ячеек памяти происходит ее разрушение (т.е. разрядка емкостей), поэтому производится перезапись считанной информации: выходы регистра строки снова соединяются с общими шинами столбцов памяти, чтобы перезаписать считанную информацию из строки. Если ячейка имела заряд, то она снова будет заряжена еще до завершения цикла чтения. На ячейки, которые не имели заряда, напряжение не подается.

На каждую из вышеперечисленных операций уходит один такт системной шины. Таким образом, чтобы считать информацию из одной ячейки памяти необходимо пять тактов микропроцессора. Для получения информации из последующих ячеек в памяти DRAM аналогично требуется пять тактов, поэтому принято говорить о схеме доступа в пакетном режиме чтения 5-5-5-5-… (т.е. на доступ к четырем ячейкам памяти независимо от их расположения требуется 20 тактов системной шины). Пакетный режим (Burst Mode) предназначен для ускорения операций обмена между кэшем процессора и оперативной памятью. Использование кэша предполагает, что строка должна присутствовать в нем целиком. Пакетная передача данных предполагает, что в начале цикла выдается адрес первой ячейки, а адрес последующих ячеек вычисляется по заранее известным правилам. Например, длина строки кэша процессора 486 имеет длину 128 бит, поэтому для обмена требуется четыре 32 разрядных шинных цикла. Соответственно пакет представляет собой четыре такта 32х разрядной шины данных микропроцессора 486 (для данного примера).

В том случае, если выполняется запись в память, то подается строб записи WE (Write Enable) и информация поступает на соответствующую шину столбца не из буфера, а с входа памяти в соответствии с адресом столбца. Таким образом, прохождение данных при записи задается комбинацией сигналов, определяющих адрес столбца и строки, а также сигналом разрешения записи данных в память.

Дата добавления: 2015-07-08