Студопедия
Случайная страница | ТОМ-1 | ТОМ-2 | ТОМ-3
АвтомобилиАстрономияБиологияГеографияДом и садДругие языкиДругоеИнформатика
ИсторияКультураЛитератураЛогикаМатематикаМедицинаМеталлургияМеханика
ОбразованиеОхрана трудаПедагогикаПолитикаПравоПсихологияРелигияРиторика
СоциологияСпортСтроительствоТехнологияТуризмФизикаФилософияФинансы
ХимияЧерчениеЭкологияЭкономикаЭлектроника

Алгоритм декодирования синхросигнала

Читайте также:
  1. Алгоритм
  2. Алгоритм RSA. Генерация ключей и функция шифрования
  3. Алгоритм STANDARD COSTING
  4. Алгоритм автоматического распараллеливания арифметических
  5. Алгоритм анализа современного урока окружающего мира
  6. Алгоритм выполнения задания
  7. Алгоритм действий при преждевременных родах.

5.3.1 Согласно исходным данным на дипломное проектирование, устройство приема и обработки кодированных сигналов должен декодировать синхросигналы двух типов.

Задачей блока декодирования синхросигнала является точное определение (выделение) синхросигнала на информационной линии. Для выделения необходим отсчет временного интервала, 1,5 мкс.

Алгоритм работы блока декодирования синхросигнала представлен на рисунке 5.1. После подачи питания на схему происходит приведение схемы в исходное состояние, после чего схема переходит в режим ожидания появления сигналов на информационных линиях. В случае появления сигнала на одной из линий, устанавливается соответствующий признак сигнала: сигналы A_EN или B_EN переходят в состояние логической ‘1’, после чего по переднему фронту одного из этих сигналов запускается счетчик и схема начинает работу по одной из веток алгоритма. Счет ведется от 1 до 12 с одновременной проверкой наличия информации на линиях “A” и “B”. Если за это время информация изменилась, то формируется признак ошибки со снятием признака сигнала: сигнал ERR_SYN переходит в состояние логической ‘1’, сигналы A_EN или B_EN соответственно в состояние логического ‘0’. При достижении счетчиком Syn_Count значения 13 происходит проверка изменения информации на линиях “A” и “B”. В случае инвертирования информации на линиях происходит сброс признака информации: сигналы “A_EN” или “B_EN” переходят в состояние логического ‘0’, так как принимаемая информация не является синхросигналом. В случае сохранения состояния на информационных линиях продолжается счет до 18 с одновременной проверкой сохранения состояния на информационных линиях “A” и “B” счет продолжается от 19 до 36 с одновременной проверкой состояния сигналов на линиях. При значении счетчика 36 формируется сигнал разрешения декодирования: сигнал “SYN” переходит в состояние логической ‘1’. В противном случае счет продолжается до 24. при изменении состояния на линиях в момент счета формируется сигнал ошибки ERR_SYN, иначе сбрасывается признаки “A_EN” или “B_EN” и схема переходит в режим ожидания.

 


Рисунок 5.1 – Алгоритм декодирования синхросигнала


5.4 Разработка компонента “Count”

5.4.1 Условное графическое изображение компонента “Count” представлено на рисунке 5.2. Компонент реализован с помощью VHDL-описания.

 

Рисунок 5.2 – Условное графическое изображение компонента “Count”

 

5.4.2 VHDL - описания компонента “Count” представлен в приложение А.

 

5.4.3 Для моделирования работы компонента была разработана тестовая программа. Результаты моделирования в пакете ModelSim представлены на рисунке 5.3

 

Рисунок 5.3 – Результаты моделирования компонента “Count”

 

5.4.4 На основе компонента был произведен синтез логической схемы с помощью пакета LeonardoSpectrum. Синтезированная схема представлена на рисунке 5.4

Рисунок 5.4 – Синтезированная схема компонента “Count”

 

 

5.5 Разработка компонента “GEN_Adr”

 

5.5.1 VHDL - описание компонента “GEN_Adr” представлен в приложение Б.

 

 

5.5.2 Для моделирования работы компонента была разработана тестовая программа. Результаты моделирования в пакете ModelSim представлены на рисунке 5.5

 

Рисунок 5.5 – Результаты моделирования компонента “GEN_Adr”

 

5.5.3 На основе компонента был произведен синтез логической схемы с помощью пакета LeonardoSpectrum. Синтезированная схема изображена на рисунке 5.6

 

Рисунок 5.6 – Синтезированная схема компонента “GEN_Adr”


5.6 Разработка компонента “DFF”

5.6.1 Условное графическое изображение компонента “Count” представлено на рисунке 5.7. Компонент реализован с помощью VHDL-описания.

Рисунок 5.7 – Условное графическое изображение компонента “DFF”

 

5.6.1 VHDL - описание компонента “DFF” представлен в приложение В.

 

5.7 Разработка компонента “DFF_Block”

5.7.1 Условное графическое изображение компонента “DFF_Block” представлено на рисунке 5.8. Компонент реализован с помощью VHDL-описания.


Рисунок 5.8 – Условное графическое изображение компонента “DFF_Block”


5.7.2 Для моделирования работы компонента была разработана тестовая программа. Результаты моделирования в пакете ModelSim представлены на рисунке 5.9

 

 

 

Рисунок 5.9 – Результаты моделирования компонента “DFF_Block”

 

 

5.7.3 На основе компонента был произведен синтез логической схемы с помощью пакета LeonardoSpectrum. Синтезированная схема изображена на рисунке 5.10

 

Рисунок 5.10 Синтезированная схема компонента “CHET_Err”

5.8 Разработка компонента “Or”

5.8.1 Условное графическое изображение компонента “Or” представлено на рисунке 5.11. Компонент реализован с помощью VHDL-описания.

Рисунок 5.11. – Условное графическое изображение компонента “Or”

 

 

5.8.2 VHDL - описание компонента “DFF” представлен в приложение Г.

 

 

5.8.3 Для моделирования работы компонента была разработана тестовая программа. Результаты моделирования в пакете ModelSim представлены на рисунке 5.12.

 

Рисунок 5.12 – Результаты моделирования компонента “Or”

 

5.8.4 На основе компонента был произведен синтез логической схемы с помощью пакета LeonardoSpectrum. Синтезированная схема изображена на рисунке 5.13

Рисунок 5.13 – Синтезированная схема компонента “Or”


5.9 Разработка компонента “CHET_Err”

5.9.1 Условное графическое изображение компонента “CHET_Err” представлено на рисунке 5.14. Компонент реализован с помощью блок схемы Block Diagram

 

 

 

Рисунок 5.14 – Условное графическое изображение компонента “CHET_Err”

 

 

5.9.2 Блок схема компонента “CHET_Err” представлена на рисунке 5.15

 

 

Рисунок 5.15 – Блок схема компонента “CHET_Err”

 


5.9.3 На основе компонента был произведен синтез логической схемы с помощью пакета LeonardoSpectrum. Синтезированная схема изображена на рисунке 5.16

 

 

Рисунок 5.16 – Синтезированная схема компонента “CHET_Err”

 

 


5.10 Разработка компонента “Priemnik”

5.10.1 Условное графическое изображение компонента “priemnik” представлено на рисунке 5.17. Компонент реализован с помощью блок схемы Block Diagram.

 


 

Рисунок 5.17 – Условное графическое изображение компонента “priemnik”


5.10.2 Для моделирования работы компонента была разработана тестовая программа. Результаты моделирования в пакете ModelSim представлены на рисунке 5.18.

Рисунок 5.18 – Результаты моделирования компонента “priemnik”

5.10.3 На основе компонента был произведен синтез логической схемы с помощью пакета LeonardoSpectrum. Синтезированная схема изображена на рисунке 5.19

Рисунок 5.19 – Синтезированная схема компонента “priemnik”


5.11 Разработка компонента “CODER”

5.11.1 Условное графическое изображение компонента “CODER” представлено на рисунке 5.20. Компонент реализован с помощью VHDL-описания.

Рисунок 5.20 – Условное графическое изображение компонента “CODER”

 

 

5.11.2 VHDL - описание компонента “CODER” представлен в приложение Д.

 

5.11.3 Для моделирования работы компонента была разработана тестовая программа. Результаты моделирования в пакете ModelSim представлены на рисунке 5.21.

 

Рисунок 5.21 – Результаты моделирования компонента “CODER”

 

 

5.11.4 На основе компонента был произведен синтез логической схемы с помощью пакета LeonardoSpectrum. Синтезированная схема изображена на рисунке 5.22.

 


Рисунок 5.22 – Синтезированная схема компонента “CODER”


5.12 Разработка компонента “BC”

5.12.1 Условное графическое изображение компонента “BC” представлено на рисунке 5.23. компонент реализован с помощью блок схемы Block Diagram.

 

Рисунок 5.23 – Условное графическое изображение компонента “BC”

 

 

5.12.2 Блок схема компонента “BC” представлена на рисунке 5.24

Рисунок 5.24 – Блок схема компонента “BC”


5.12.3 Для моделирования работы компонента была разработана тестовая программа. Результаты моделирования в пакете ModelSim представлены на рисунке 5.25.

 

Рисунок 5.25 – Результаты моделирования компонента “ВС”

 

 

5.12.4 На основе компонента был произведен синтез логической схемы с помощью пакета LeonardoSpectrum. Синтезированная схема изображена на рисунке 5.26.

 

Рисунок 5.26 – Синтезированная схема компонента “ВС”

 

 

5.13 Разработка компонента “Sborka_Coder”

5.13.1 Блок схема компонента “Sborka_Coder” представлена на рисунке 5.27.

 

Рисунок 5.27 – Блок схема компонента “Sborka_Coder”

 

 

5.13.2 Для моделирования работы компонента была разработана тестовая программа. Результаты моделирования в пакете ModelSim представлены на рисунке 5.28.

 

 

 

Рисунок 5.28 – Результаты моделирования компонента “Sborka_Coder”

 

5.13.3 На основе компонента был произведен синтез логической схемы с помощью пакета LeonardoSpectrum. Синтезированная схема изображена на рисунке 5.29

 

Рисунок 5.29 – Синтезированная схема компонента “Sborka_Coder”

 



Дата добавления: 2015-07-08; просмотров: 178 | Нарушение авторских прав


 

 

Читайте в этой же книге: Исходные данные на дипломное проектирование | Разработка алгоритма УПОКС | Разработка функциональной схемы | Экономическая часть | Расчет себестоимости разработки дипломного проекта | Экономическая эффективность | Производственная санитария | Пожарная безопасность при эксплуатации ЭВМ | Оказание первой помощи при поражении электрическим током |
<== предыдущая страница | следующая страница ==>
Специфика конструирования и отладки на ПЛИС и SOPC.| Расчет тактовой частоты

mybiblioteka.su - 2015-2023 год. (0.064 сек.)