Разработка функциональной схемы

4.1 Функциональная схема разработана на основе алгоритма работы и структурной схемы устройства приема и обработки кодированных сигналов и представлена на рисунке 4.1.

Функциональная схема включает в себя следующие блоки:

– блок служебных команд;

– блок кодирования;

– блок декодирования.

Блок служебных команд предназначен для формирования необходимых тактовых частот и сигналов управления.

Блок декодирования состоит из следующих компонентов:

– декодер синхросигнала “SYN_block”;

– счетчик “Count”;

– блок регистров памяти “DFF_block”;

– блок анализа последовательного кода “OR”;

– блок анализа бита четности “CHET_Err”.

После подачи питания и прихода внешнего сигнала “R” происходит приведение схемы в первоначальное состояние. При переключении сигнала “R” в состояние логической ‘1’ выходной сигнал счетчика “C” принимает значение ‘0’, дешифратор адреса “GEN_Adr” формирует адрес “0000000000000000” и происходит сброс триггерных элементов в блоке регистров памяти, в блоке анализа последовательного кода и блоке анализа бита четности. После перехода внешнего сигнала “R” в состояние логического ‘0’ декодер синхросигнала переходит в режим ожидания появления на информационных линиях “A” и “B” синхросигнала.

Рисунок 4.1 – Функциональная схема

После декодирования одного из двух типов синхросигнала компонент “SYN_block” формирует сигнал “syn”. После переключения сигнала “syn” в состояние логической ‘1’ счетчик “Count” начинает формировать адреса от 1 до 17, которые дешифрируются компонентом “GEN_Adr”. При достижении счетчиком значения 17, компонент формирует сигнал “R17_EN”, необходимый для подсчета бита четности. На выходе дешифратора последовательно формируются адреса, которые по шестнадцатиразрядной шине “Adr” поступают в блок регистров памяти “DFF_block”. Каждый информационный разряд последовательного кода, поступающего по информационным линиям “A” и “B”, записываются в отдельный регистр компонента “DFF_block” под управлением шины “Adr”. Одновременно с преобразованием последовательного кода в параллельный и сохранением его в регистрах, блоки анализа последовательного кода и анализа бита четности проводят проверку поступающей информации. В случае совпадения разрядов на информационных линиях “A” и “B” и нахождения сигнала “SYN” в состоянии логической ‘1’ блок анализа последовательного кода формирует сигнал ошибки “Err_OR”, который останавливает работу счетчика и дешифратора адреса, приводит в исходное состояние блок регистров.

Компонент “CHET_Err” при переключении сигнала “R17_EN” в состояние логической ‘1’ рассчитывает необходимый правильный бит четности и сравнивает с полученным семнадцатым разрядом в последовательном коде. В случае несовпадения рассчитанного и полученного значений формируется сигнал ошибки бита четности “ERROR”.

Временная диаграмма работы блока декодирования представлена на рисунке 4.2.

Рисунок 4.2 – Временная диаграмма блока декодирования

Блок кодирования состоит из следующих компонентов:

– кодирующего устройства “CODER”;

– блок формирования бита четности “BC”.

При переключении внешнего сигнала “R” в состояние логической ‘1’ происходит приведение блока кодирования в исходное состояние, то есть выходные сигналы “a” и “b” переводятся в состояние логической ‘0’, счетчики “CV20” и “CV40” принимают значение 0.

После перехода сигнала “R” в состояние логического ‘0’ блок кодирования переходит в режим ожидания приема внешнего сигнала “RQD”, который разрешает кодирование шестнадцати разрядного слова “Q” в последовательный код.

При наличии сигнала “RQD” в состояние логической ‘1’, блок кодирования анализирует состояние внешнего сигнала “SESYN”, в результате чего формирует один из двух типов синхросигналов. При нахождении сигнала “SESYN” в состоянии логической ‘1’ формируется синхросигнал первого типа, в противном случае – синхросигнал второго типа.

Кодирование синхросигнала происходит по тактовому сигналу “CLK1” частотой 1 МГц. Кодирование шестнадцати разрядного сигнала в последовательный код происходит по тактовому сигналу “CLK2” частотой 2 МГц. Вместе с кодированием шестнадцати разрядного сигнала в последовательной код происходит расчет бита четности в компоненте “BC2”. Расчет производится на основе логической операции исключающее “ИЛИ”. Сформированный бит четности передается в кодирующее устройство для дальнейшего кодирования в последовательный код.

Временные диаграммы работы блока кодирования представлены на рисунке 4.3.

Рисунок 4.3 – Временная диаграмма блока кодирования

Дата добавления: 2015-07-08