Арифметическо-логическое устройство (АЛУ)

АЛУ — это цифровой операционный узел, выполняющий арифметические и логические операции над двумя многоразрядными словами в зависимости от управляющего слова. АЛУ должно выполнять заданный набор операций, обеспечить поразрядный перенос и возможность его блокирования, обеспечить наращиваемость разрядности обрабатываемых слов.

На рис. 6.25 показано условное графическое обозначение АЛУ типа К155ИПЗ. Схема имеет восемь информационных входов: А ₀, В ₀,..., А ₃, В ₃. На эти входы подаются четыре разряда чисел А и В, над которыми производятся арифметические или логические операции, определяемые управляющими входами S₀,..., S₃. Вход модификатора операций Μ обеспечивает выбор между арифметическими и логическими операциями.

При М= 1 блок ускоренного переноса внутри АЛУ, осуществляющий перенос из разряда в разряд, блокируется и схема выполняет логические операции. При M =0 блок ускоренного переноса оказывается включенным и схема выполняет арифметические операции. Вход С_п является входом переноса из предыдущего разряда. Этот вход необходим при разрядности обрабатываемых чисел, превышающей 4.

На каждом из 4 информационных выходов F ₀,..., F ₃ получается результат арифметической или логической операции над соответствующими разрядами чисел А и В. В схеме АЛУ имеется специальный выход К, называемый выходом сравнения (А = В). Для организации ускоренного переноса в АЛУ предусмотрены три выхода: G — выход образования переноса четырехразрядного каскада, Ρ — выход распространения переноса четырехразрядного каскада, С_п+1 — выход переноса четырехразрядного каскада.

Аналитические выражения для выходных сигналов АЛУ

имеют вид:

F_i = (a_ib_iS₃ + a_ib_iS₃) + (a_i + b_iS ₁ + b_iS ₀ ) + (MC_n); (6.13) K = F₀F₁F₂F₃; (6.14)

(6.15) (6.16) (6.17)

(6.18) (6.19)

Рассматриваемое АЛУ выполняет 32 арифметических (16 при наличии переноса и 16 при отсутствии переноса) и 16 логических операций, операции сравнения двух чисел.

Рис. 6.25. Арифметическо-логическое устройство К155ИПЗ

Рис. 6.26. Мультиплексор: а — схема; б — функциональное обозначение

Выход К используется для указания A = B, когда AЛУ находится в режиме, позволяющем осуществлять операцию вычитания. Для этого необходимо подать комбинацию 0110 на входы S ₀ — S ₃, М =0, С_n =1; тогда АЛУ будет выполнять операцию вычитания и на каждом выходе Fi появится результат произведения операции F_i=A_i минус B _i минус единица.

При А = В на всех выходах F_i будет единица, т. е. на выходе К будет также единица. Выход сравнения К имеет откры-

тый коллектор и поэтому может быть соединен («монтажное И») с другими выходами К аналогичных схем для сравнения более чем четырехразрядных чисел.

Выходы образования и распространения переноса G и Ρ используются при объединении нескольких схем АЛУ при помощи блока ускоренного переноса, в частности К155ИП4. При помощи этого блока можно сформировать ускоренный перенос между группами АЛУ в пределах 16, 32, 64 разрядов.

По аналогичной структуре выполнены АЛУ: 134ИПЗ, 530ИПЗ, 531ИПЗ, 564ИПЗ.

АЛУ является основой при разработке центральных процессорных элементов микропроцессорных комплектов БИС.

Мультиплексоры. Мультиплексор — операционный узел цифровой автоматики, осуществляющий микрооперацию передачи сигнала с одного из своих входов на один выход.

На рис. 6.26 показаны схема и функциональное обозначение стробируемого мультиплексора К155КП7.

Структура устройства описывается следующими уравнениями:

(6.20)

Вход V мультиплексора используется для стробирования и наращивания числа входов мультиплексора. Входы а ₄, а₂, а₁ — адресные. Двоичный код на этих входах определяет, какой сигнал D_i будет передан на выход. Например, при а ₄=1, а₂ =0, а₁ =1, V=0 сигнал D₅ передается на выход, так как все остальные члены в рассмотренном уравнении при этом наборе будут

равны 0, т. е. y₁ — D₅, a y₂=D₅.

Из уравнения (6.20) при V=0 следует, что это совершенная дизъюнктивная нормальная форма функции Υ₁ переменных а ₄, а₂, а₁, если D_i рассматривать как конкретное значение у₁ на соответствующем наборе переменных а ₄, а₂, а₁.

6.9. ЭЛЕМЕНТЫ ПАМЯТИ

Под элементом памяти подразумеваются простейшие схемы или физические среды, предназначенные для приема, хранения и выдачи одного бита информации.

Память ЦВМ — функциональная часть, используемая для хранения обрабатываемых данных, запоминания результатов выполнения операций или отдельных команд, сохранения информации о состоянии процессора.

Запоминающие устройства представляют собой комплекс технических средств, предназначенных для приема, хранения и выдачи информации, представленной двоичным словом. Этот комплекс включает в себя средства адресации информации, накопитель информации и устройство управления, осуществляющее запись, считывание, синхронизацию, регенерацию информации (если это необходимо) и блокирование всего запоминающего устройства.

В микроЭВМ используется исключительно полупроводниковая оперативная память.

По принципу построения накопителя ОЗУ (оперативные запоминающие устройства) могут строиться со словарной (линейной) организацией (однокоординатной выборкой) или мат-

Рис. 6.27. Схемы ОЗУ:

а — с линейной организацией; б — с матричной организацией; в, г— 6-транзистор-ного и 8-транзисторного запоминающих элементов

ричной организацией (двухкоординатной выборкой), показанной на рис. 6.27.

На рис. 6.27, в приведен пример статического шеститранзи-сторного запоминающего элемента, являющегося RS -триггером с принудительной установкой его состояния парафазными разрядными линиями. Этим запоминающий элемент отличается от RS -триггера, выполненного на логических элементах.

В режиме записи на выходах усилителей записи, подключенных к разрядным линиям РЛ₀ и РЛ₁ появляются парафаз-ные сигналы. При появлении сигнала на выбранной линии адреса ЛА открываются транзисторы Т₁ и T ₆ и запоминающий элемент, выполненный на транзисторах Т₂.. .T₅, устанавливается в требуемое состояние. После снятия сигнала с ЛА запоминающий элемент хранит информацию сколь угодно долго при наличии напряжения питания.

В режиме чтения на выходах усилителей записи устанавливается третье состояние и при подаче сигнала на ЛА разрядная линия РЛ₁ передает информацию на выход через выходной усилитель. Управление чтением/записью осуществляется сигналом Ч _т/ З _п (рис. 6.27,6).

Сигнал выбора кристалла ВК устанавливает в третье состояние и входные и выходные усилители. Это позволяет непосредственно соединять выходы микросхем при наращивании объема памяти.

Метод словарной организации выборки применим только при небольшом количестве запоминающих ячеек. При использовании этого метода для памяти объемом 1Кбит необходимо иметь дешифратор с 1024 выходными линиями, что просто нерационально.

В ОЗУ с матричной организацией запоминающие элементы располагают в виде матрицы и используют два дешифратора: один для выбора столбца (Y -линия), а другой — для выборки

строки (Х -линия).

На рис. 6.27, б показана схема ОЗУ с организацией 2 ^x+y ×1 накопителя, а на рис. 6.27, г — пример статического восьми-транзисторного запоминающего элемента. Принцип работы этой схемы аналогичен рассмотренной выше. Последовательность подачи сигналов адреса, данных, Ч _т/ З _п и ВК, а также их временные параметры указываются в технических характеристиках

микросхем.

Кроме статических ЗУ широко распространены динамические, основным запоминающим элементом которых является емкость затвор — исток МДП-транзистора. Каждый запоминающий элемент ЗЭ содержит как минимум один транзистор и поэтому плотность элементов на кристалле больше, чем у статических ОЗУ. Наличие заряда на емкости определяет одно логическое состояние, а его отсутствие — другое. Благодаря утечке

заряда хранимая информация разрушается, поэтому каждые несколько миллисекунд должна выполняться регенерация хранимого на емкости заряда путем выполнения операций чтения и записи на кристалле памяти.

Схемы регенерации, являющиеся внешними по отношению к кристаллам памяти, повышают стоимость динамической памяти по сравнению со статической, из-за чего применение динамической памяти не оправдывает себя в системах с небольшой памятью.

При объемах 4...8 Кбайт и более затраты на схемы регенерации для динамической памяти компенсируются более низкой стоимостью, меньшей энергоемкостью и размерами этой памяти. Существуют псевдостатические ЗУ, у которых схемы регенерации реализованы на кристалле, благодая чему их можно рассматривать как статические.

По методу доступа к информации различают ЗУ с произвольной и последовательной выборкой. Время доступа к произвольной ячейке в ЗУ первого типа не зависит от ее адреса, а в ЗУ второго типа (рис. 6.28) сдвиговый регистр Р _г С _д может накапливать и выдавать биты данных только последовательно по адресу, задаваемому счетчиком Сч.

Запоминающие устройства, для которых возможны операции как чтения, так и записи, называются оперативными запоминающими устройствами (ОЗУ).

Для ряда применений необходимо, чтобы записанная информация сохранялась постоянно, например программы инициализации операционной системы, программы-мониторы или таблицы часто используемых данных, программы управления агрегатами и т. п. В этих случаях желательно, чтобы микропроцессор, имея доступ к хранимой информации, не мог изменить ее. Такое ЗУ называется памятью только для чтения или постоянным запоминающим устройством (ПЗУ).

Важнейшим достоинством ПЗУ перед ОЗУ является то, что оно энергонезависимо, так как отключение питания не может изменить содержание памяти. Существует много типов ПЗУ.

На рис. 6.29, а показано условное графическое обозначение электрически программируемого постоянного запоминающего устройства (ППЗУ) емкостью 256 бит с организацией 32×8 (К155РЕЗ), фрагмент схемы (рис. 6.29, б) этого ППЗУ и временные диаграммы (рис. 6.29, в) режима программирования. Рассмотрим этот режим. Первоначально на всех ячейках ППЗУ записан 0. Для записи 1 необходимо: подать на адресные входы требуемый адрес, установить U _ип1=12,5 В, на вход выбора кристалла подать 0, а на резистор R = 390 Ом, напряжение U _ип2 = = 12,5 В. В этом случае пробивается стабилитрон Д, открывается транзистор Т₁ и пережигается нихромовая перемычка у соответствующего эмиттера многоэмиттерного транзистора.

Рис. 6.28. Схема ОЗУ с последовательной выборкой

Рис 6 29. Микросхема К155 РЕЗ:

а — условное изображение ППЗУ; б — фрагмент схемы; в — временные диаграммы режима программирования

Рис. 6.30. Схема программируемой логической матрицы

Выход из режима программирования осуществляется в обратной последовательности. В одном цикле допускается программирование только одного разряда. Выпускаются ППЗУ с организа-

цией 256×4, 512×8; 2048×8 и более, для программирования которых разработаны специальные программаторы.

В ПЗУ адресные дешифраторы используются для обращения к одному из n слов памяти. Если ПЗУ имеет 11-битовый адресный вход, то оно может содержать 2048 слов. В ряде случаев нет необходимости осуществлять.дешифрацию всех возможных комбинаций, поступающих по адресным входам. Типичным примером сказанного является реализация управляющей памяти, для которой необходимо несколько десятков или сотен слов. В таких случаях широко применяют программируемые логические матрицы (ПЛМ), которые делятся на 2 части (рис. 6.30). В первой части входные переменные и их инверсии, получаемые в самой матрице, селективно подсоединяются ко входам логических элементов И, образующих матрицу произведений. Сигналы с выходов элементов вводятся во вторую часть матрицы, где при помощи других селективных соединений могут быть поданы на входы элементов ИЛИ, образующих матрицу сумм.

В ПЛМ в отличие от ПЗУ программируются не только данные, но и адреса, благодаря чему она может справляться с адресацией легче, чем ПЗУ. Эти специальные случаи объединяют незапрограммированные адреса, а также наличие одного адреса для многих слов и многих адресов для одного слова.

Схемой ПЛМ, показанной на рис. 6.30, реализуются следующие функции:

(6.21)

Дата добавления: 2015-08-27