Студопедия
Случайная страница | ТОМ-1 | ТОМ-2 | ТОМ-3
АвтомобилиАстрономияБиологияГеографияДом и садДругие языкиДругоеИнформатика
ИсторияКультураЛитератураЛогикаМатематикаМедицинаМеталлургияМеханика
ОбразованиеОхрана трудаПедагогикаПолитикаПравоПсихологияРелигияРиторика
СоциологияСпортСтроительствоТехнологияТуризмФизикаФилософияФинансы
ХимияЧерчениеЭкологияЭкономикаЭлектроника

Текст програми і результати моделювання у табличній формі і у формі часових діаграм

Читайте также:
  1. A10. Укажите правильную морфологическую характеристику слова ГОТОВЫ из четвертого (4) предложения текста.
  2. A28. Какое высказывание противоречит содержанию текста?
  3. A28. Какое высказывание противоречит содержанию текста?
  4. A9. Укажите верную характеристику второго (2) предложения текста.
  5. ATTENTION!! тут не описано как проверять партиклы! только модель с текстурами
  6. D - тригер на елементах І-НЕ: а – схема; б – умовне позначення; в – часові діаграми.
  7. FontBold, Fontltalic, FontName, FontSize, FontUnderline определяют шрифты текста метки.

АНАЛІЗ РОБОТИ КОМБІНАЦІЙНИХ СХЕМ З ВИКОРИСТАННЯМ ТАБЛИЧНИХ МОДЕЛЕЙ НА МОВІ VHDL

 

Виконала:

студентка групи ДА-11

Казаченко О.Д.

 

Київ 2013


Мета роботи

· побудова поведінкових табличних моделей комбінаційних схем і перевірка правильності їх роботи;

· придбання досвіду використання паралельних операторів умовногота вибірковогопризначення значень сигналам і векторної форми представлення сигналів у мові VHDL.

Короткі теоретичні відомості

Для виконання роботи необхідно повторити і ознайомитись з наступним теоретичним матеріалом:

· принципи роботи двійкових мультиплексорів, демультиплексорів, шифраторів і дешифраторів, їх таблиці істинності, умовні графічні позначення («Додаток Б»);

· засоби опису комбінаційних схем у вигляді таблиць істинності у мові VHDL (векторні сигнали типу bit_vector, паралельні оператори умовного та вибіркового призначення значення сигналу) [1,2];

Завдання

3.1) Ознайомтесь з теоретичними відомостями.

3.2) Вибрати схему за варіантом з таблиці 2.1. Номер варіанту відповідає номеру студента у списку групи.

Таблиця 2.1 Варіанти завдань до лабораторної роботи №2

Варіант Логічна схема
CD з 3-розрядним 2-м кодом

 

3.3) Намалювати умовне графічне зображення відповідної схеми і заповнити її таблицю істинності.

3.4) Описати схему на мові VHDL за допомогою паралельних операторів умовного або вибіркового призначення у вигляді таблиці істинності, використовуючи векторну форму представлення сигналів типу bit_vector для багато розрядних сигналів.

3.5) Провести моделювання схеми з нульовими затримками. Для проведення моделювання на входи схеми необхідно подати такі послідовності вхідних сигналів, щоб перевірити її роботу за таблицею істинності. Дослідити результати моделювання.

Умовне графічне зображення схеми і її таблиця істинності

Текст програми і результати моделювання у табличній формі і у формі часових діаграм

 

Контрольні запитання

5.1) Розповісти про принцип роботи своєї схеми.

Шифратор – це пристрій, який при збудженні одного зі своїх входів формує на виходах двійковий код, що відповідає номеру збудженої вхідної лінії, тобто перетворює код “1 з N” у двійковий код. Шифратор, що має 2n входів та n виходів називається повним. Якщо число входів шифратора менше ніж 2n, він називається не повним.

Шифратори широко використовуються для перетворення десяткових цифр і буквених символів на двійковий код при введенні інформації (натисненні відповідної клавіші пристрою введення) в ЕОМ та інші цифрові пристрої.

Таблицю істинності повного двійкового шифратора (перетворює код “1 з N” у двійковий код 8421) наведено у таб. Б.1. Умовне графічне позначення шифратора показано на рис. Б.1а.

Таблиця Б.1. Таблиця істинності двійкового шифратора



Входи Виходи
x3 x2 x1 x0 y1 y0

 

5.2) Розповісти про основні типи сигналів у мові VHDL.

Сигналы используются для описания соединения между элементами схемы. Сигнал связан с понятием времени. Он может измениться только тогда, когда процесс приостановится и ожидает следующего изменения входных сигналов. Для связывания параллельных операторов могут использоваться только сигналы. Порты, которые объявлены в entity, являются сигналами, а аргументы подпрограмм могут быть как сигналами так и переменными.

Типы сигналов:

bit – скалярный битовый сигнал;

bit_vector – векторный битовый сигнал.

Примеры:

bit_vector (7 downto 0); -- убывающий диапазон

bit_vector (7 to 10); -- возрастающий диапазон

В обозначении любого диапазона слева всегда указывается старший разряд, а справа– младший.

std_logiс - поддерживает многозначную логику и функции разрешения (определения результирующих значений) сигналов в монтажных соединениях.

Загрузка...

std_logiс_vector - поддерживает многозначную логику и функции разрешения сигналов в монтажных соединениях для векторных сигналов.

 
 

 

 


Рис.4. Монтажное соединение двух выходов. Функция F определяет значение результирующего сигнала, который поступает на вход следующего элемента .

std_ulogiс - поддерживает многозначную логику, но не поддерживает монтажные соединения.

std_ulogic_vector - поддерживает многозначную логику, но не поддерживает монтажные соединения для векторных сигналов.

Многозначная логика включает следующее множество значений сигнала:

0,1- логические0 и 1

U – undefined – начальная неопределенность (произвольное начальное значение )

X - unknown – неопределенность, которая появилась в процесс се моделирования

Z – high impedance

W, L, H – слабые X,0,1 (эти значения используются при моделировании МОП –транзисторов. Они устанавливаются в результате действия тока, сила которого меньше стандартной или означают небольшой заряд ,накопленный в узле схемы).

“ - ” - безразличное значение (подразумевается , что оно не влияет на результат и может быть заменено любым другим значением)

Примеры объявления сигналов:

Signal A, C bit;

Signal Q std_logiс_vector (3 downto 0);

5.3) Що таке паралельні і послідовні оператори у мови VHDL?

VHDL – язык описания параллельных процессов.

Параллельными процессами описываются блоки, которые работают параллельно друг с другом во времени. Внутри каждого параллельного блока от его начала до конца время может увеличивается только последовательно.

Операторы являются исполнительными единицами кода. Последовательные операторы выполняются в том порядке, в котором они расположены внутри параллельного процесса. Выполнение параллельных операторов не зависит от порядка их записи. Каждый такой оператор выполняется каждый раз, когда один или несколько из его входных сигналов изменяет свое значение. Изменение значения сигнала называется событием.

Следует обратить внимание на то, что некоторые операторы могут выступать в качестве как параллельных, так и последовательных. Например, вызов процедуры. Как параллельные они будут работать в том случае, если будут записаны в виде отдельных элементов структурной модели, как последовательные, если будут записаны внутри параллельного оператора, например, такого, как process. Последовательные операторы могут располагаться только внутри параллельных операторов.

5.4) Порівняльна характеристика поведінкових моделей, які підтримує мова VHDL: переваги, недоліки, область застосування.

Если на вентильном уровне представления схемы элементами структурной модели являются логические вентили, соединенные связями, а задержки достаточно адекватно описывают переходные процессы внутри вентиля (инерционная задержка), то на функциональном уровне представления в качестве элементов используются более сложные функциональные узлы (регистры, счетчики, сумматоры). Функциональные модели чаще всего описывают реальные узлы и сопровождаются динамическими параметрами задержек этих узлов и ограничений на входные сигналы (время предустановки, удержания).

Регистровый уровень - это уровень более абстрактный, чем функциональный. Он не привязывается к конкретной элементной базе. Описание функционирования устройства, как последовательности этапов обработки и хранения векторных переменных в регистрах. Задержки обычно равны 0 или носят условный характер для того, чтобы моделировать последовательность работы отдельных блоков относительно друг друга.

Для описания функционирования поведенческой модели любого уровня наиболее часто используются следующие три способа:

Таблица истинности (для большого количества неэквивалентных входов размерность таблицы резко увеличивается).

Система булевых уравнений (с увеличением сложности схемы размерность системы уравнений и сложность ее составления резко увеличивается).

Алгоритмическое описание – описание изменения выходных сигналов схемы под воздействием входных сигналов в виде алгоритма (наиболее компактный и универсальных способ описания).

Для создания поведенческих моделей вентильного уровня и наиболее простых элементов функционального уровня (мультиплексор, шифратор, RS –триггер и т.д.) обычно используются описания в виде таблиц истинности или булевых уравнений. В моделях функционального и регистрового уровня сложных узлов используется алгоритмический способ описания.

Язык VHDL не имеет разделения на уровни представления схемы и ее можно описывать смешанным образом (одни узлы более конкретно, другие более абстрактно).

Для описания в виде таблиц истинности или булевых уравнений наиболее удобны параллельные операторы безусловного, условного и выборочного присваивания значения сигналу, для алгоритмического описания наиболее удобен параллельный оператор process .

Висновки

 


Дата добавления: 2015-10-28; просмотров: 154 | Нарушение авторских прав


<== предыдущая страница | следующая страница ==>
Структура VHDL описания и типы операторов| Храм Ордена Наблюдателей. Граница Тёмных Секторов

mybiblioteka.su - 2015-2020 год. (0.007 сек.)