Краткие теоретические сведения. Современные методы проектирования и синтеза цифровых схем почти целиком основаны на

Современные методы проектирования и синтеза цифровых схем почти целиком основаны на применении булевой алгебры. Булева алгебра позволяет описать поведение схемы для статических усло­вий. В случае переходных процессов, когда сигналы в схеме изме­няются, использование булевой алгебры может привести к по­строению схем, которые не выполняют требуемые функции. Это может произойти из-за присущих булевой алгебре предположений, что два взаимно дополняющих сигнала X и X никогда не могут иметь одно и то же значение в одно и то же время и что все сигна­лы в схеме, представляющие некоторую переменную, изменяются одновременно.

Для любой схемы эти предположения являются идеализацией реальных переходных процессов. Наличие задержек в схемах (задержек переключения элементов, задержек распро­странения сигналов по линиям связи) приводит к нарушению зако­нов булевой алгебры в момент переключения сигналов.

Схема на рис. 7.1(a) представляет собой простой пример тех проблем, которые возникают из-за задержек переключения элемен­тов.

При изменении сигнала Y из 1 в 0 (при Х= Z= 1) на входах эле­мента D4 возникает короткий период времени, в течение которого оба входных сигнала равны 1 (см. рис. 7.1(б)). На выходе элемента D4 кратковременно появляется импульс, который может привести к ложному переключению триггера D5, если последний обладает малым временем срабатывания. Ошибочное поведение вызвано тем, что на входах элемента D4 почти одновременно изменяются два сигнала.

Рис. 7.1. Пример состязания сигналов

Это явление получило название состязания (гонок) сигналов или просто состязания.

Необходимо отметить, что наличие состязаний в схеме не озна­чает, что соответствующий переход будет действительно приво­дить к ошибочному переключению выходного сигнала. Появление ложного сигнала будет зависеть от соотношения задержек в цепях схемы.

Рис. 7. 2. Состязание сигналов в схеме

Состязания обусловлены наличием в схеме двух или более це­пей с разным временем прохождения: сигналов, сходящихся на одном элементе (рис. 7.2).

Сигналы, распространяющиеся по этим цепям, поступают на входы узлового элемента не одновременно. Если разброс измене­ний сигналов перекрывает время задержки узлового элемента, то его реакция будет одна, если же разброс лежит в зоне, равной вре­мени задержки, то значение выхода будет другим. В первом случае состязание сигналов вызывает ложное срабатывание элемента, что может привести к общей ошибке функционирования схемы. Во втором случае состязание сигналов не приводит к ошибочному срабатыванию элемента, т.е. состязание не проявляется явно, оно будет потенциальным и, возможно, вызовет нежелательное сраба­тывание элемента при другом сочетании задержек в цепях прохож­дения сигналов.

Иными словами, ошибочная работа схемы может быть обуслов­лена технологическим разбросом задержек переключения элемен­тов. Это обстоятельство затрудняет оценку влияния состязаний сигналов на работоспособность схемы при макетировании. В этом случае имеет место фиксированное, а не возможное сочетание за­держек в цепях прохождения сигналов.

Под состязанием сигналов в схеме будем понимать неодно­значное протекание переходного процесса, вызываемое как раз­бросом задержек в цепях прохождения сигналов, так и разбро­сом моментов изменения сигналов на входах схемы.

Дата добавления: 2015-07-20