Записать семь логических операций языка VHDL

"И"	and
"И-НЕ" Штрих Шеффера	nand
"ИЛИ"	or
«ИЛИ-НЕ» Стрелка пирса	nor
«ИСКЛЮЧАЮЩЕЕ ИЛИ»	xor
«ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ»	xnor
«НЕ»	not

13.Какое основное назначение пакета STD_LOGIC_1164? Что содержится в данном пакете?

Одним из самых важных является пакет STD_LOGIC_1164, в котором декларируется девятизначный тип std_ulogic для описания различных состояний сигналов в проводниках (межсоединениях) между элементами и устройствами и важный подтип std _logic этого типа. Для типа std_logic разрешается назначать значение сигнала из различных источников, что является удобным для описания монтажных соединений в логических схемах и описания шин. Соответствующая “разрешающая” функция имеется в пакете STD_LOGIC_1164.

14.Каждая цифровая система имеет интерфейс (entity)?

ДА

15. Описание всей проектируемой цифровой системы может быть не иерархическим?

ДА

16. Каждый порт должен иметь спецификацию своего направления (например, in, out, inout)?

ДА

17. Может ли переменная типа integer быть входным портом? Если да то для каких схем?

Вообще переменная типа integer не может быть хорошим входным портом, но может использоваться в арифметических схемах при работе с большими значениями.

18. Условный оператор if должен быть завершен одним ключевым словом endif?

НЕТ

19.Описание устройств на VHDL: интерфейс, архитектура. Библиотеки и пакеты, их использование в программах на VHDL.

Описание объектов проекта
Полное описание модели объекта проекта состоит из следующих частей:

а) описание интерфейса объекта проекта (entity), включающее:
- Port (списки входных и выходных сигналов);
- Generic (настраиваемые параметры модели);

б) описание архитектуры объекта проекта (ARCHITECTURE), включающее:
- объявление переменных и дополнительных (внутренних) сигналов;
- операторную часть, представляющую собой описание объекта проекта на структурном или поведенческом уровне;

в) (только для структурной формы описания) описание конфигурации (configuration), задающей подключение библиотеки моделей элементов и выборку их в качестве компонентов структуры.
Интерфейс объектов проекта описывается при помощи ключевого слова entity:

entity entity_name is
[generic (generic_list);]
port (port_list);]
[begin
passive_statements;
...]
end entity entity_name;

Объявление интерфейса может содержать необязательное тело, следующее за ключевым словом begin, в котором могут применяться только пассивные (т.е. не изменяющие значение сигналов) выражения и операторы. Пример описания интерфейса объекта проекта:

entity AND2_Checked is
port (
X1: in BIT;
X2: in BIT;
Y: out BIT;
)
begin
assert (X1 = ’1′ and X2 = ’1′)
report «X1 and X2 active» severity note;
…
end entity AND2_Checked;

Дата добавления: 2015-07-14