Принципы построения стандартных проверяющих тестов полупроводниковых ЗУ.

При проверке дешифратора адреса учитывают реальные неисправности, которые приводят к отсутствию выборки определенного элемента памяти, многоадресную выборку, одновременную выборку элемента памяти одним адресом (неоднозначность выборки). В частности, проверка выборки осуществляется с помощью теста "Бег 1(0)". При прохождении этого теста за один прогон выбирается "1" из одного элемента памяти, и "О" из других элементов, т.е. подтверждается, что по правильному адресу осуществляется выборка только одного элемента памяти (с правильно записанной информацией). Длительность теста пропорциональна N² циклам ( N — число ячеек памяти). Для одновременного контроля дешифраторов столбцов и строк можно использовать считывание "1", записанной в диагональ матрицы.

При испытании матрицы элементов памяти проверяют следующие возможные неисправности: отсутствие записи "О" или "1", искажение информации в элементе памяти при записи в соседние ячейки, ложное считывание.Проверка записи элементов памяти выявляется с помощью простого теста последовательной записи и считывания "О" и "1". Отказы соседних элементов, содержащих неодинаковую информацию, выявляет тест типа "Шахматный". Для выявления отказов ложной записи и считывания часто используют тест "Бег 1(0)", а также считывание из каждого элемента столбца "О" (1) на фоне всех "1" или всех "О" в других элеиентах столбца.

Среди динамических параметров ЗУ важнейшим является время выборки адреса, проверка которого обеспечиваетсяобращениями по прямому и дополнительному адресам.

Экспериментальные исследования и анализ работоспособности некоторых микросхем БИС ОЗУ позволили сделать предположение о том, что проявлению неисправностей способствует в первую очередь характер последовательности обращений к ЗУ, т.е. тип операции (запись или считывание), информация и адрес выбранного запоминающего элемента. С учетом этого были разработаны алгоритмы проверяющих тестов, которые предусматривают проведение всевозможных адресных переходов в матрице между каждыми двумя ячейками с различными изменениями информации и типа операций и которые получили название тестов "попарного обращения".

Такая организация тестов позволяет осуществлять проверку tвыб в виде "попарного считывания с модификацией", а значение параметров t_BOC и t_зп - в виде "попарной записи - считывания". Кроме того, считают, что тесты "попарного обращения" эффективно проверяют НВЛ в матрице ячеек памяти. Для ЗУ с высокой информационной емкостью из-за значительной длительности тестов приходится сокращать поля текущих адресов по строкам или столбцам, сохраняя характер обращения.

Отсутствие корректного математического описания характерных неисправностей полупроводниковых БИС ОЗУ и количественных оценок обнаруживающей способности проверяющих тестов приводит к тому, что на практике осуществляют диагностирование при помощи некоторого множества тестовых последовательностей. При этом время тестового диагностирования БИС ОЗУ, даже при обеспечении минимально допустимого для потребителя уровня достоверности результатов диагностирования, становится экономически неприемлемым.

В табл. 1 приведены сравнительные качественные оценки полноты основных алгоритмов структурного синтеза проверяющих тестов.

Широкое применение в промышленности нашли тестеры со сменными платами и структурой, описанной ниже. Это, прежде всего, установки функционального контроля "Элекон-ФЗУ" и установка контроля памяти "УКП-1" (СССР), тестер "МД104" фирмы Macrodate (США), установка модели "1610" фирмы Minato (Япония), тестер MTS-01 (ЧССР), установка ICOMAT (ВНР).

Преимущества указанных автоматизированных тестеров для диагностирования БИС ОЗУ следующие: низкая стоимость в сочетании с достаточной универсальностью, которая обеспечивается специальным процессором; малые габариты и потребляемая мощность, что позволяет использовать их в виде автономных настольных приборов; высокое быстродействие, достигающее 10—12 мГц.

Дата добавления: 2015-09-02