Читайте также:
|
На этом этапе проводится совместная оптимизация быстродействия и помехоустойчивости. Моделирование блоков и системы в целом проводится с учетом параметров проводников. На первом этапе моделирования, когда топологии еще нет и конкретные значения параметров проводников неизвестны, используются усредненные значения из ранее завершенных проектов.
Обычно цифровые устройства реализуются как автоматы с конечным числом состояний. Данные фиксируются по синхросигналу (СС) в регистры состояний и распространяются по комбинационным цепям в промежутках между моментами синхронизации. Анализ связности сигналов осуществляется с использованием "глаз"-диаграммы. На "глаз"-диаграмме строятся временные диаграммы сразу всех входных импульсов регистра состояний, включая и синхросигнал. Диаграммы строятся с учетом всех допустимых отклонений задержек входных сигналов. Если на полученном графике остается "глаз", то есть промежуток времени, в котором не происходит никаких переключений входных сигналов, то система будет работоспособной. По графику определяются необходимые времена установки и удержания входных импульсов регистра состояний. Очевидно, что период синхросигнала должен быть больше суммарного времени установки и удержания. Отношение ширины "глаза" к периоду синхросигнала определяет устойчивость системы к помехам и внешним воздействиям. Хорошим считается отношение более 0,5.
Для выравнивания задержек в шинах передачи данных используются адаптивные драйверы с элементами обратной связи, а также регенераторы формы сигналов. Часто применяется метод регенерации под названием "ромашковый венок", в котором регенераторы-повторители сигналов стоят на входах блоков, подключенных к этой шине.
Для сигналов синхронизации важно не только их одновременное воздействие на регистры состояний, но и длительности фронтов, которые не должны быть больше критической величины для выбранного типа триггеров. Для выравнивания задержек и формирования фронтов цепь синхронизации обычно строится в форме "дерева". Площадь кристалла или цифрового блока, занятая логическими элементами, разбивается на квадранты. Каждый квадрант снова делится на более мелкие квадранты и т.д. Корневой драйвер цепи синхронизации размещается в центре кристалла или блока. Этот драйвер управляет четырьмя драйверами второго яруса, размещенными в центрах больших квадрантов.
Далее сигнал идет к драйверам третьего яруса, размещенным в центрах малых квадрантов и т.д. Необходимое число ярусов определяется сложностью схемы и нагрузочной способностью драйверов. Длины проводников в каждом ярусе по возможности выравниваются. Синхросигнал от источника доходит до каждого триггера через одинаковые элементы и линии связи, что обеспечивает минимальный разброс задержек фронтов импульсов
Дата добавления: 2015-10-13; просмотров: 139 | Нарушение авторских прав
| <== предыдущая страница | | | следующая страница ==> |
| Физическое проектирование | | | Обеспечение синхронизации на этапе физического проектирования и верификации |