Составитель: Пьявченко А.О., к.т.н.,доцент каф.ВТ, ТРТУ

МИНИСТЕРСТВО ОБРАЗОВАНИЯ РОССИЙСКОЙ ФЕДЕРАЦИИ

___________________________

ГОСУДАРСТВЕННОЕ ОБРАЗОВАТЕЛЬНОЕ УЧРЕЖДЕНИЕ

ВЫСШЕГО ПРОФЕССИОНАЛЬНОГО ОБРАЗОВАНИЯ

ТАГАНРОГСКИЙ ГОСУДАРСТВЕННЫЙ РАДИОТЕХНИЧЕСКИЙ УНИВЕРСИТЕТ

Альбом принципиальных схем

Типовой IBM-совместимой микроЭВМ

(IBM PC/AT-286)

Для студентов специальности 220100

Всех форм обучения

	ФАВТ

Таганрог

Составитель: Пьявченко А.О., к.т.н.,доцент каф.ВТ, ТРТУ

Основной состав используемых БИС:

Тип Кол. Назначение

i80286 1 центральный процессор

i80287 1 математический сопроцессор

i82284 1 основной генератор тактовых импульсов

i82288 1 системный контроллер канала ввода./вывода
i8284 1 генератор осцилляторной частоты, Fosc =14.31818 МГц

i8259А 2 контроллер приоритетных прерываний

i8254А 1 микросхема многоканального таймера

i8237A 2 контроллер прямого доступа к памяти

МС146818 1 микросхема календаря и часов реального времени
i8042 1 контроллер клавиатуры

Наименование микросхемы	Аналоги	Назначение
i8259А	КР1810ВН59А	Контроллер прерываний
i8284	КР1810ГФ84	Генератор тактовых импульсов
i8237А	КР1810ВТ37А	Контроллер ПДП
i8254	КР1810ВИ54	Таймер
74LS245	К555АП6	Восьмиканальный двунаправленный формирователь с. тремя состояниями на выходе
74LS244	К555АП5	Два четырёхканальных формирователя с тремя состояниями на вых. и инверсн. упр.
	573РФ7	ППЗУ с ультрафиолетовым стиранием 32К на 8
74LS32	К555ЛЛ1	Четыре двухвходовых элементов ИЛИ
74S08	К555ЛИ1	Четыре двухвходовых элементов И
74LS280	К555ИП5	Девятиразрядная схема контроля по чётности
74S139	531 ИД] 4	Два дешифратора ~ мультиплексора 2 на 4
74LS00	К555ЛАЗ	Четыре двухвходовых элемента И-НЕ
74LS30	К555ЛА2	8-зходовая схема И-НЕ
74LS74	К555ТМ2	Два D-триггера
74LS04	К555ЛН1	Шесть элементов НЕ
74LS138	К555ИД7	Двоичный дешифратор на 8 направления (декодер 3x8)
74LS02	К555ЛЕ1	Четыре двухвходовых элемента ИЛИ-НЕ
74LS10	К555ЛА4	Три 3-входовых элемента И-НЕ
74LS175	К555ТМ8	Четыре D-триггера со сбросом, прямым и инверсным входами
74LS125	К555ЛП8	Четыре буферных элемента с тремя состояниями
	565РУ7 Г	Динамическое ОЗУ 256К на 1
	КР565РУ5В(Г, Е)	Динамическое ОЗУ 64К на 1
74LS27	К555ЛЕ4	Три двухвходовых элемента ИЛИ-НЕ
74S158	К531КП18	Четырёхразрядный селектор-мультиплексор 2x1 с инверсным выходом
74LS174	К555ТМ9	Шесть D- триггера со сбросом
74LS257	К555КШ1	Четырёхразрядный селектор 2x1 с тремя состояниями по выходу
74LS112	К555ТВ9	Два JK-триггера с установкой выходов в "1" и "0"
74LS51	К555ЛР11	Элементы 2-2И-2ИЛИ-НЕ и 3-ЗИ-2ИЛИ-НЕ в одном корпусе
74F11	КР1531ЛИЗ	Элемент 3 на ЗИ
PAL16L8	К1556ХЛ8	Программируемая логическая матрица (10 входов, 6 входов/выходов, 2 выхода) без запоминающих элементов.

ОГЛАВЛЕНИЕ

Структура ПЭВМ типа IBM РС/АТ-286........................................................... Лист 0.

Микропроцессорное ядро: микропроцессор i80286, арифмети-

ческий сопроцессор 80287 и синхронизатор 82284........................................... Лист 1.

Контроллер шины................................................................................................ Лист 2.

IIЛM интерфейса сопроцессора и схема формирования син-

хроимпульсов........................................................................................................... Лист 3.

Буфер адреса между шинами А и SA, схема формирования

сигнала SA0.......................................................................................................... Лист 4.

Дешифратор адреса областей основной оперативной памяти

и ROM BIOS, буфер адреса между шинами SA и ХА...................................... Лист 5.

Буфер данных между шинами SD и MD, ПЛМ конвертора.... Лист 6.

Схема управления оперативной памятью.......................................................... Лист 7.

Мультиплексор адресной шины МА оперативной памяти и

Банк 0 оперативной памяти (банк с организацией 256Кх16

с возможностью побайтного обращения к 16-разр-ой строке). Лист 8.

Банк 1 оперативной памяти (банк с организацией 64Кх16

с возможностью побайтного обращения к 16-разр-ой строке). Лист 9.

Микросхемы ROM-BIOS (модуль системного ПЗУ)...................................... Лист 10.

Генератор, синхросигналов ОSC и таймера, схема контро-
ля оперативной памяти по четности................................................................. Лист 11.

Схема управления длительностью цикла шины и конверти-
рованием данных.................................................................................................... Лист 12.

Шинный формирователь, буфер данных между шинами SD
и XD, дешифратор адресов областей портов ввода/выво-
да процессора........................................................................................................... Лист 13.

Подсистема DMA (контроллеры DMA)........................................................... Лист 14.

Подсистема DMA (память регистров страниц DMA).................................... Лист 15.

Подсистема прерываний...................................................................................... Лист 16.

Подсистема клавиатуры и порт 61....................................................................... Лист 17.

Микросхема часов/календаря реального времени............................................ Лист 18.

Разъемы системной шины (старшая часть (36 контактов))................................ Лист 19.

Разъемы системной шины (младшая часть (62 контакта)).... Лист 20.

Схемы арбитража и управления циклом регенерации....................................... Лист 21.

Схема сброса микропроцессора при логическом (порт 64) и
физическом (состояние 80286) тяжелом останове.......................................... Лист 22.

ПРИЛОЖЕНИЯ". Карта портов ввода/вывода, каналов DMA, стандартные звуковые сигналы POST, интерфейсные разъемы.

Дата добавления: 2015-07-20