|
Читайте также: |
Jk-трігер працює так само як rs-трігер, з одним лише виключенням: при подачі логічної одиниці на обидва входи J і K стан виходу тригера змінюється на протилежний. Вхід J (від англ. Jump — стрибок) аналогічний входу S в rs-трігера. Вхід K (від англ. Kill — убити) аналогічний входу R в rs-трігера. При подачі одиниці на вхід J і нуля на вхід K вихідний стан тригера стає рівним логічній одиниці. А при подачі одиниці на вхід K і нуля на вхід J вихідний стан тригера стає рівним логічному нулю. Jk-трігер на відміну від rs-трігера не має заборонених перебувань на основних входах, проте це ніяк не допомагає при порушенні правил розробки логічних схем.
На практиці застосовуються лише синхронні jk-трігері, тобто стани основних входів J і K враховуються лише у момент того, що тактує, наприклад по позитивному фронту імпульсу на вході синхронізації. На базі jk-трігера можливо побудувати d-трігер або Т-трігер. Як можна бачити в таблиці істинності jk-трігера, він переходить в інверсний стан кожного разу при одночасній подачі на входи J і K логічною 1. Ця властивість дозволяє створити на базі jk-трігера Т-трігер, об'єднавши входи J і K логічною 1. Ця властивість дозволяє створити на базі jk-трігера Т-трігер, об'єднавши входи J і K.
Алгоритм функціонування jk-трігера можна представити формулою
26.Двійкові лічильники,режими роботи лічильників
Двійкові лічильники реалізують лічбу вхідних імпульсів у двійковій системі числення.
Число розрядів n двійкового підсумовуючого лічильника для заданого модуля М знаходять із виразу n = log2М. Значення поточного числа N+ вхідних імпульсів n-розрядного підсумовуючого лічильника при відліку з нульового початкового стану визначають за формулою:
N+= Qi=2n-1 Qn+2n-2 Qn-1+...+20 Q1, де 2i–1 – i-тий розряд; QiÎ{0,1} – логічне значення прямого виходу тригера i-го розряду. Розряди двійкового лічильника будуються на двоступеневих Т-тригерах або D-тригерах з динамічним керуванням по фронту синхросигналу (в лічильному режимі).У двійковому підсумовуючому лічильнику перенесення Рi в сусідній старший розряд Qi+1 виникає в тому випадку, коли в момент надходження чергового лічильного імпульсу U+ всі молодші розряди находяться в одиничному стані, тобто Pi=U+QiQi–1...Q1=1. Після вироблення перенесення старший розряд перемикається в стан «1», а всі молодші розряди – в стан «0».
Асинхронні підсумовуючі лічильники на двоступеневих Т-тригерах будуються так, щоб вхідні імпульси U+ надходили на лічильний вхід тільки першого (молодшого) розряду. Сигнали перенесення передаються асинхронно (послідовно в часі) з прямих виходів молодших розрядів на Т-входи сусідніх старших.
У лічильниках використовуються три режими роботи: керування, накопичення і ділення
У режимі керування зчитування інформації виконується після кожного вхідного лічильного імпульсу, наприклад, в лічильнику адреси команд. У режимі накопичення головним є підрахунок заданого числа імпульсів або лічба протягом певного часу. У режимі ділення (перерахунку) основним є зменшення частоти надходження імпульсів в КЛЧ разів. Більшість лічильників може працювати в усіх режимах, проте в спеціальних лічильниках-дільниках стани в процесі лічби можуть змінюватися в довільному порядку, що дозволяє спростити схему вузла.
Лічильники класифікують за такими ознаками:
способом кодування – позиційні та непозиційні;
модулем лічби – двійкові, десяткові, з довільним постійним або змінним (програмованим) модулем;
напрямком лічби – прості (підсумовуючі, віднімальні) і реверсивні;
способом організації міжрозрядних зв’язків – з послідовним, наскрізним, паралельним і комбінованим переносами (позикою);
типом використовуваних тригерів – T, JK, D в лічильному режимі;
елементним базисом – потенціальні, імпульсні та потенціально-імпульсні.
27.Регістри
Зрушуючі регістри є схемами, які приймають інформацію послідовно в часі, біт за бітом, зберігають протягом певного часу і передають далі.
Для побудови зрушуючих регістрів використовуються тригери. Добре личать керовані по фронту імпульсу D-трігері RS-триггеры і JK-тріггери. Високоякісні зрушуючі регістри будуються часто на JK-МАSTER-SLAVE-трігерах. Різні популярні зрушуючі регістри виробляються у вигляді інтегральних мікросхем.
Зрушуючі послідовні регістри
Зрушуючі регістри виробляються у великих кількостях у вигляді інтегральних мікросхем.
Зрушуючі регістри з паралельним прочитуванням
Зрушуючі регістри завжди мають можливість послідовного ввода—вивода даних. Без цієї властивості схема не може називатися зрушуючим регістром.
Зрушуючий регістр з паралельним прочитуванням може транслювати дані, що зберігаються, одночасно. Зрушуючий регістр на мал. 12.8 має можливість паралельного прочитування, би-виводи тригерів виведені на особливі клеми мікросхеми. На них у розпорядженні розробника є всі чотири біта.
Зрушуючі регістри з паралельним вводом—виводом даних
Для багатьох завдань зручно мати поряд з послідовним введенням даних можливість паралельного введення даних. Це паралельний запис даних може відбуватися як тактований, так і не тактований.
Зрушуючий регістр на мал. 12.10 пропонує поряд з можливістю паралельного прочитування можливість паралельного запису даних. Паралельне прочитування і запис не тактіруєми. Зрушуючий регістр побудований на JK-тріггерах, які мають нетактовані входи установки і скидання. Інформаційними входами для паралельного введення даних є А, В, С і D.
Кільцевим зрушуючим регістром називається зрушуючий регістр, вихід якого замкнуть на вхід. У кільцевому зрушуючому регістрі,данниє циркулюють в замкнутому циклі по кругу. Принципова схема представлена кільцевого зрушуючого регістра на мал. 12.12.
Зрушуючі реверсивні регістри мають велике значення для завдань управління. Їх структура базується на структурі розглянутих раніше зрушуючих регістрів. Напрям передачі інформації в тригери повинен мінятися.
Принципова схема зрушуючого реверсивного регістра змальована на мал. 12.14. Механічні перемикачі повинні замінюватися відповідними цифровими схемами. Чорне положення ключа і лінії дійсні для зрушення управо. Сіре положення ключа і лінії дійсні для зрушення вліво.
Регістри зберігання, як і зрушуючі регістри, побудовані на базі тригерів, лише в них не відбувається переміщення бітів даних. Окремі тригери встановлюються або скидаються. Регістр пам'яті записує бінарне слово фіксованої довжини. Інформація може прочитуватися з виходів і передаватися далі. Дані віддаляються, якщо в них більше немає необхідності.
Завданням регістрів зберігання є збереження бінарних слів протягом певного часу.
28.Принципи побудови ОЗП і ПЗП
ОЗП(RAM)
Абревіатурою RAM позначаються оперативні пристрої, що запам'ятовують, на базі напівпровідникових технологій. Вони мають певну кількість елементів пам'яті. Кожен елемент пам'яті має встановлений об'єм пам'яті. Вона може приймати інформацію певної довжини. Кожен елемент пам'яті має індивідуальну адресу. По цих адресах здійснюється доступ до елементів пам'яті. Тобто RAM є пам'яттю з довільною вибіркою.
Позначення RAM є скороченням від Random Access Memory, англ. — пам'ять з довільною вибіркою. Елементи пам'яті вибираються по своїх адресах. У вічках зберігається записана інформація. Для виведення даних вічка також вибираються за своєю адресою. Прочитування даних не стирає вміст вічка. Якщо інформація більше не потрібна, вона може бути видалена, а в елемент пам'яті записана нова інформація.
ОЗП випускаються виключно у вигляді інтегральних мікросхем. Розрізняють статичні RAM і динамічні ОЗП. У статичному ОЗП вічка складаються з тригерів. Кожен біт записується в один з тригерів. У динамічному ОЗП для зберігання інформації використовуються внутрішні ємкості. Кожен біт записується в маленький конденсатор. Оскільки мають місце струми витоку, то виникає втрата заряду, тому ємкості періодично треба піддавати процесу регенерації (відновлення вихідних рівнів сигналу).
Статичні і динамічні ОЗП є енергозалежними. При від ключенії живлення інформація втрачається.
ПЗП(ROM)
ПЗП (ROM) містять невитирну і незмінну інформацію. Поняття ROM є скороченням від Read Only Memory. ПЗП можна порівняти з книгою. Занесена в неї інформація є доступною у будь-який час. Проте неможливо замінити або змінити інформацію. У ПЗП зберігають часто використовувані відомості, наприклад команди, програми і таблиці. В міру необхідності можуть бути лічені окремі елементи таблиці.
Для організації ПЗП застосовують двох типів елементів, що запам'ятовують. Елементи першого типа, що запам'ятовують, повинні завжди містити значення 1. Елементи другого типа, що запам'ятовують, повинні завжди містити значення 0.
Представлення даних в пам'яті і організація пам'яті ПЗП схожі на ОЗУ. Матриця, що запам'ятовує, складається з рядків і стовпців. Окремі елементи пам'яті вибираються адресацією (мал. 12.29).
29.Базові схеми ТТЛ технології
Скорочення ТТЛ позначає транзисторно-транзисторна логіка. Логічні елементи схем цього сімейства будуються виключно на біполярних транзисторах. Лише для зрушення рівня і відведення напруги застосовуються діоди. Опори служать як дільники напруги і обмежувачів струму.
ТТЛ-елементі виробляються виключно у вигляді інтегральних мікросхем.
Для ТТЛ-схем відкритий вхід прирівнюється до входу з високим H -уровнем.
Мультіеміттерний транзистор дуже швидко перемикається з прямого режиму в інверсний і навпаки, оскільки носіям зарядів в базі при перемиканні не потрібно розсмоктуватися.
ТТЛ-сімейство ділиться на ряд дрібніших підродин. Схеми окремих підродин розрізняються між собою перш за все вжитком потужності і швидкодією, а також перешкодостійкістю.
Підродину «стандартні ТТЛ» грає велику роль в схемотехніці. Типова схема із стандартних ТТЛ показана на мал. 6.50. Елемент виробляє при позитивній логіці логічну операцію І-НЕ.
30.Базові схеми КНОН
-------------------------------
Дата добавления: 2015-12-08; просмотров: 207 | Нарушение авторских прав