Организация памяти ЭВМ

Память ЭВМ организована по иерархической лестнице, т.е. устройства обладающие большим объемом памяти обладают меньшим быстродействием. Наибольшим быстродействием обладают СОЗУ (сверх ОЗУ). Они обычно реализуются на регистрах, поэтому в МП СОЗУ называется РОН. Объем памяти СОЗУ очень мал. Обычно памятью машины называют ОЗУ. Быстродействие ОЗУ должно быть не меньше чем быстродействие электронных схем операционной части, памяти должно быть достаточно для записи программы решаемой задачи, а так же исходных данных, промежуточных и конечных результатов. Внешние запоминающие устройства обладают практически неограниченным объемом памяти и наименьшим быстродействием. ОЗУ не сохраняет информацию при отключении питания. Существуют ПЗУ, которые сохраняют информацию при отключении питания. ПЗУ работают только в режиме чтения, а ОЗУ в режиме чтения и записи. Существуют перепрограммируемые ПЗУ (ППЗУ), которые сохраняют информацию при отключении питания и допускают запись информации. При этом время записи во много раз больше времени считывания. Считывание информации из ОЗУ может происходить с разрушением информации или без.

При разрушении информации при считывании необходимо дополнительное время на восстановление информации. Время считывания состоит из времени поиска адреса, времени собственного считывания и времени регенерации (восстановления) считанной информации. ОЗУ реализуется на микросхемах. Элемент памяти реализован на триггерах. Триггер может быть построен на биполярных и униполярных транзисторах.

По шине адреса (ША) в регистр адреса поступает n - разрядный двоичный код адреса. n1 разряд используется для записи номера строки, а n2 - для записи номера столбца. Дешифраторы строк и столбцов вырабатывают управляющие сигналы на соответствующих выходах. Под действием этих управляющих сигналов происходит выбор адресуемого элемента памяти, если на входе выбора кристалла (ВК) дешифратора строк "1", то ОЗУ находится в режиме хранения. Если на ВК "0", то ОЗУ находится или в режиме чтения, или в режиме записи. Нормальным является режим чтения. Информация поступает через усилитель чтения (УЧ) и выходной триггер.

Режим записи обеспечивается подачей сигнала разрешения записи (РЗ) на усилитель записи (УЗ). Информация через триггер и УЗ подается на информационные цепи 1 и 0. Триггеры реализованы на МДП - транзисторах.

Транзисторы VT2 и VT4 являются нагрузкой триггера. Напряжение затвор - исток этих транзисторов имеет нулевое значение, поэтому они всегда открыты. Триггер реализован на VT1 и VT3. В нем записана "1", если VT1 закрыт. При совпадении сигналов от дешифратора строк и столбцов триггер готов к записи или считыванию информации. Управляющий сигнал с выхода дешифратора столбцов действует на VT7 и VT8. Управляющий сигнал с выхода дешифратора строк воздействует на VT5 и VT6.

Запись "1" производится в том случае, если на информационную цепь (ИЦ) нуля поступает логический "0". Для записи "0" логический "0" подается в ИЦ1.

В режиме чтения состояние триггера передается через открытые VT5-VT8 в информационные цепи. Если элемент памяти хранит "1", то уровень "1" поступает в ИЦ1, а если "0", то уровень логической "1" поступает в ИЦ0.

Дата добавления: 2015-07-08