Формирование пакетов данных

Формирование тела пакета, а также его заголовка и хвостовика в соответствии с требованиями конкретного приложения и протоколом обмена данными. Реализация депонирования битовых полей – при формировании пакета, когда требуемое значение помещается в формируемое слово в нужную позицию и занимает правильное количество битов без использования дополнительных операций сдвигов. Выделение битовых полей – при распознавании пакета, обратная операция.

Требования к аппаратной базе для выполнения базовых операций ЦОС:

- выполнение операций «умножения с накоплением»;

- одновременная выборка из памяти двух операндов;

- доступ к памяти с автоматической модификацией указателя;

- циклическая организация буфера (кольцевые буферы);

- аппаратная поддержка циклов (автоматическая проверка условия выхода из цикла без потери тактов);

- дуальное сложение/вычитание;

- бит-реверсная адресация;

- повышенная точность представления операндов;

- табличная реализация элементарных функций;

- эффективный доступ к битовым полям.

2. Обобщенная архитектура сигнальных процессоров: фундаментальные особенности. Способы взаимодействия DSP-процессора с внешними устройствами различных типов. Методы оценки производительности процессоров.

Цифровой сигнальный процессор представляет собой специализированный процессор с RISC-архитектурой (архитектура процессора, в котором быстродействие увеличивается за счёт упрощения инструкций, сокращён объём (и время) работы, выполняемый каждой инструкцией), предназначенный для решения задач цифровой обработки сигналов.

Принципиальные особенности архитектуры сигнальных процессоров:

● принцип «детерминированного выполнения» - можно заранее сказать, как долго тот или иной фрагмент кода будет выполняться на сигнальном процессоре;

● Гарвардская архитектура – предполагает наличие двух раздельных пространств для хранения данных и инструкций и отдельных шин для каждого из них. Шины функционируют независимо, инструкция и данные могут быть извлечены одновременно. Следующий уровень - Супер-Гарвардская архитектура (SHARC – Super Harvard ARChitecture, термин введен фирмой Analog Devices), отличающаяся наличием кэша команд и контроллера ввода/вывода:

o Контроллер ввода/вывода. Чтобы обеспечить ввод/вывод данных из процессора с высокой скоростью, не снижая вычислительных возможностей процессора, контроллер ввода/вывода посредством механизма прямого доступ к памяти (Direct Memory Access, DMA) позволяет записывать и считывать данные напрямую из внутренней памяти процессора.

● элементы RISC-архитектуры. Конвейеризация и сокращение длительности командного цикла – обычно применяется двух- или трехкаскадный конвейер – выполняются одновременно две или три инструкции, размещение операндов в регистрах, использование теневых регистров, аппаратная поддержка циклов;

● аппаратная реализация типовых операций ЦОС – аппаратный умножитель для сокращения времени операции умножения;

● специализированные команды ЦОС – оптимизированы для выполнения базовых задач цифровой обработки сигналов;

● расширенные коммуникационные возможности – наличие встроенных АЦП и ЦАП.

Дата добавления: 2015-11-16