Расчет тактовой частоты

5.14.1 Тактовая частота - частота, на основе которой происходит работа всех компонентов и блоков устройства приема и обработки кодированных сигналов. Данная частота определяется заданной скоростью передачи информации и требованиями к длительностям разрядов кодированного сигнала.

Согласно исходным данным, скорость передачи кодированного сигнала составляет 1Мбит/с, следовательно, длительность одного разряда cлова равна 1 мкс. Принимаем период одного такта частоты для формирование последовательного кода в слове равным длительности одного разряда.

Следовательно, частота , Гц кодирования информационных разрядов, вычисляется по формуле

, (5.1)

где - период частоты , сек.

.

Длительность одного синхросигнала равна длительности трех разрядов последовательного кода, следовательно, с учетом особенностей блока кодирования, тактовую частоту следует увеличить в два раза.

Следовательно, частота , Гц декодирования информационных разрядов вычисляется по формуле

(5.2)

Таким образом, для работы блока кодирования необходимы две тактовые частоты: 2 МГц для синхросигнала и 1 МГц для формирования последовательного кода и бита четности.

Для декодирования синхросигналов, с учетом анализа исходных данных для дипломного проекта и алгоритма декодирования синхросигнала, выбрана тактовая частота 12 МГц.

Таким образом, для работы устройства приема и передачи кодированных сигналов выбираем внешнюю тактовую частоту f_осн=12 МГц.

Частоты f₁ и f₂ будут образовываться путем деления основной частоты делением соответственно на 12 и 6.

5.15 Компиляция прошивки ПЛИС в MAX+PLUS2

5.15.1 Для компиляции проекта необходимо запустить программу компилятора из приложения MAX+PLUS2. компилятор обрабатывает все входные файлы, автоматически переданные из LeonardoSpectrum. На первом этапе компилятор извлекает информацию об иерархических связях между файлами и проверяет проект на простые ошибки ввода дизайнов. Компилятор применяет разнообразные способы увеличения эффективности проекта и минимизации использования ресурсов устройства. Если проект слишком большой, чтобы быть реализованным в одной ПЛИС, компилятор может автоматически разбить его на части для реализации в нескольких устройствах того же самого семейства ПЛИС, при этом минимизируется число соединений между устройствами. В файле отчета (.rpt) затем будет отражено, как проект будет реализован в одном или нескольких устройствах. Кроме того, компилятор создает файлы программирования или прошивки, которые программатор системы MAX+PLUS2 будет использовать для программирования одной нескольких ПЛИС фирмы Altera.

Компилятор системы MAX+PLUS2 обрабатывая проект, применяет следующие модули и утилиты:

- Экстрактор списка цепей (Compiler Netlist Extractor), включающий встроенные программы чтения форматов EDIF, VHDL,Verilog и XNR;

- Построить базы данных (Database Builder);

- Логический синтезатор (Logic Synthesizer);

- Разделитель (Partitioner);

- Трассировщик (Fitter);

- Экстрактор для тестирования временных параметров (TimingSNF Extractor);

- Модуль ассемблера(Assambler).

Модуль экстрактора форматов (Compiler Netlist Extrator) преобразует каждый файл проекта в один или несколько двоичных файлов с расширением.cnf. (compiler netlist file). Данный модуль создает также файл иерархических взаимосвязей (.hif) (hierarchy interconnect file), в котором документируются иерархические связи между файлами проекта. Встроенные программы чтения форматов EDIF, VHDL, Verilog и XNF автоматически транслируют информацию проекта в файлы соответствующих форматов.edf,.vhd,.v,.xnf, в формат, совместимый с системой MAX+PLUS2.

Модуль построителя базы данных (Database Builder)использует файл иерархических связей YIF для компоновки связей созданных компилятором файлов CNF, в которых содержится описание проекта. На основании данных о структуре проекта данный модуль копирует каждый файл CNF в одну базу данных без иерархической структуры. Таким образом, эта база данных сохраняет электрическую связанность проекта. При создании базы данных модуль исследует логическую полноту и согласованность проекта, а также проверяет пограничную связанность и наличие синтаксических ошибок. На этой стадии компиляции обнаруживается большинство ошибок, которые могут быть тут же легко исправлены.

Модуль логического синтезатора (Logic Synthesizir) применят ряд алгоритмов, которые уменьшают использование ресурсов и убирают дублированную логику, обеспечивая тем самым максимально эффективное использование структуры логического элемента для архитектуры целевого семейства устройств. Данный модуль компилятора применяет также способы логического синтеза для требований пользователя по временным параметрам и др. кроме того, он находит не присоединенный узел, он убирает примитивы, относящиеся к этому узлу.

Если проект не помещается при монтаже в одно устройство, модуль Partitioner (разделитель) разделяет базу данных на несколько ПЛИС одного и того же семейства, стараясь при этом разделить проект на минимально возможное число устройств. Разбиение проекта происходит по границам логических элементов, а число выводов, используемое для сообщения между устройствами, минимизируется.

Модуль трассировки (Fitter) приводит в соответствие требования проекта с известными ресурсами оного или нескольких устройств. Он назначает каждой логической функции расположение реализующего ее логического элемента и выбирает соответствующие пути взаимных соединений и назначения выводов. Данный модуль пытается согласовать назначение ресурсов, т.е. выводов, логических элементов, элементов ввода/вывода, ячеек памяти, чипов, устройств, временных параметров и назначения соединенных выводов. После завершения полной трассировки этот модуль генерирует файл отсчета (.rpt) (report file), в котором документируется информация о разбиении проекта, именах входных и выходных контактов, временных параметрах проекта и неиспользованных ресурсах для каждого устройства в проекте.

Экстрактор для тестирования временных параметров (Timing SNF Extractor) создает (если компиляция проекта прошла без ошибок) файл для тестирования временных параметрах проекта. Кроме того, эти файлы используют также модули компилятора, содержащие программы записи в форматы EDIF, Verilog и VHDL, генерирующие выходные файлы этих форматов и также выходные файлы формата стандартных задержек (.sdo) (standart deley format output file).

Модуль ассемблера (Assembler). Модуль ассемблера преобразует назначения логических элементов, выводов и устройств сделанные модулем трассировки Fitter, в программный образ для устройства (устройств) в виде оного или нескольких двоичных объективных файлов для программатора (.pof) или объективных файловSRAM (.sof).

После завершения компиляции компилятор и программатор системы MAX PLUSII позволяют сгенерировать дополнительные файлы для программирования устройства. Данные файлы можно так же передать в HDL дизайнер [1].

Дата добавления: 2015-07-08