Студопедия
Случайная страница | ТОМ-1 | ТОМ-2 | ТОМ-3
АвтомобилиАстрономияБиологияГеографияДом и садДругие языкиДругоеИнформатика
ИсторияКультураЛитератураЛогикаМатематикаМедицинаМеталлургияМеханика
ОбразованиеОхрана трудаПедагогикаПолитикаПравоПсихологияРелигияРиторика
СоциологияСпортСтроительствоТехнологияТуризмФизикаФилософияФинансы
ХимияЧерчениеЭкологияЭкономикаЭлектроника

Timing Diagram 4-37. PCI r2.2 Features Enable, Non-Multiplexed Mode Only

Читайте также:
  1. BIOS Features Setup
  2. Chip Select Timing Diagrams Local Chip Selects
  3. Definition and features of populism
  4. Figure 2-1. Local Bus Block Diagram
  5. Timing Diagram 3-5. PCI Memory Read from Local Configuration Register
  6. Timing Diagram 4-15. PCI Target Burst Writes (8-Bit Local Bus), One Data-to-Data Wait State
  7. Timing Diagram 4-17. PCI Target Burst Write (8-Bit Local Bus), No Wait States

 

 


 

D1
CLK FRAME#


 

0ns 250ns 500ns 750ns 1000ns


AD[31:0]


ADDR


DO Addr


D2 D3 D4 D5 D6


 


C/BE[3:0]#

 

IRDY# DEVSEL# TRDY#

 

 

LCLK LREQ LGNT ADS# BLAST# LBE[3:0]# LW/R# LA[27:2]


 

CMD BE

 

ADDR


 

LBE

 

 

+4 +8 +C +1O +14 +18 +1C +2O +24 +28 +2C +3O +34 +38 +3C +4O


 

CMD BE


 

ADDR


LD[31:0]

 

READY# (input)


DO D1 D2 D3 D4 D5 D6 D7 D8 D9 D1O D11 D12 D13 D14 D15 D16 D0


 


Timing Diagram 4-38. PCI Target Read No Flush Mode (Read Ahead Mode), Prefetch Enabled, Prefetch Count Disabled, Burst Enabled, Non-Multiplexed Mode Only


 

0ns 250ns 500ns 750ns

 

 

CLK FRAME#


AD[31:0]


ADDR


D0 D1 W-A


W-DATA


 


C/BE[3:0]#

 

IRDY# DEVSEL# TRDY# LOCK# LCLK LREQ LGNT ADS# BLAST#


 

R BYTE ENABLES


 

W BE


 

 

<-- CAN BE DE-ASSERTED AFTER LAST DATA


LBE[3:0]# LW/R#


LBE LBE


LA[27:2]


ADDR


+4 +8 +12 +16 +20


+24 +28 +32


W-ADDR


 


LD[31:0]

 

READY# (input)

 

LLOCKo#


 

D0 D1 D2 D3 D4 D5 D6 D7 D8


 

W-DATA


 

 

DE-ASSERTED AFTER DETECTING PCI UNLOCK --->

 

 

Дата добавления: 2015-07-10; просмотров: 122 | Нарушение авторских прав

Читайте в этой же книге: Figure 4-2. PCI Target Read Ahead Mode | Figure 4-3. PCI Target Write | Initialization | Figure 4-5. Local Bus PCI Target Access | Table 4-1. Response to FIFO Full or Empty | Timing Diagram 4-3. Local Edge-Triggered Interrupt Asserting PCI Interrupt | Timing Diagram 4-9. PCI Memory Write to Local Configuration Register | Timing Diagram 4-15. PCI Target Burst Writes (8-Bit Local Bus), One Data-to-Data Wait State | Timing Diagram 4-17. PCI Target Burst Write (8-Bit Local Bus), No Wait States | Timing Diagram 4-25. PCI Target Burst Read with Prefetch Enabled (32-Bit Local Bus), Prefetch Counter Set to 8, Multiplexed Mode Only |
<== предыдущая страница | следующая страница ==>
Timing Diagram 4-35. PCI Target Burst Read with Prefetch Counter Set to 8 (32-Bit Local Bus), Non-Multiplexed Mode Only| Timing Diagram 4-39. Locked PCI Target Read Followed by Write and Release (LLOCKo#), Non-Multiplexed Mode Only
mybiblioteka.su - 2015-2024 год. (0.008 сек.)