Полусумматоры, одноразрядные двоичные сумматоры

Сумматор (Summator, Adder) – комбинационное логическое устройство, выполняющее арифметическое сложение чисел, представленных в виде двоичных кодов.

Полусумматор HS - простейшее суммирующее устройство (рис. 3.1). Полусумматор HS осуществляет арифметическое сложение 2 одноразрядных чисел A и B по правилам суммирования двоичных чисел: 0 + 0 = 0, 0 + 1 = 1, 1 + 0 = 1, 1 + 1 = 10.

В результате сложения для каждого разряда получаются две цифры: сумма S для этого разряда и значение переноса P, которое переносится в следующий старший разряд. При арифметическом сложении двух чисел (1+1) результат оказывается двухразрядным двоичным числом (10₂ =2₁₀). В этом случае сумма S =0, а 1 переносится в старший разряд (P =1).

Арифметическая сумма S чисел A и B и сигнал переноса P: (9.1)

Сумма S представляет собой функцию алгебры логики неравнозначности, реализуется интегральной микросхемой Исключающее ИЛИ. Сигнал переноса в старший разряд появляется на выходе только тогда, когда на входы A и B поданы единицы, реализуется логическим элементом 2И.

Рис. 9.1. Табл. ист. (а), лог. схема (б) и условное обозначение (в) одноразрядного полусумматора

Т. о., полусумматор, логическая схема и условное обозначение которого представлены на рис. 9.1, б, в, имеет два входа и два выхода. Такие схемы предназначены для арифметического сложения двух одноразрядных чисел и используется только для суммирования младших разрядов. Одноразрядный полный сумматор SM (рис. 9.2, б) отличается от полусумматора HS тем, что он имеет три входа (два слагаемых и перенос P _i из предыдущего i- го разряда), а также два выхода (суммы S и переноса P в следующий старший разряд). где S – арифметическая сумма чисел A и B, P – сигнал переноса в следующий старший разряд, P_i – сигнал заёма.

Рис. 9.2. Табл. ист. (а) и усл. обозначение (б) одноразрядного полного сумматора

По данным таблицы истинности запишем логические выражения и минимизируем их аналитическим методом, используя законы и правила алгебры логики:

17. Многоразрядные сумматоры составляются из полных одноразрядных сумматоров и выполняют арифметическую операцию суммирования многоразрядных двоичных чисел А = а_nа_{n -1}… а ₀, В = b_nb_{n -1}… b ₀. По принципу обработки разрядов чисел многоразрядные сумматоры делятся на последовательные и параллельные. В последовательных сумматорах операция сложения выполняется последовательно. В параллельных сумматорах все разряды входных кодов суммируются одновременно, а формирование переносов может осуществляться как последовательно, так и параллельно.

Для повышения быстродействия в многоразрядных сумматорах применяют параллельное формирование переносов в специальных блоках ускоренного переноса. Принцип ускоренного переноса реализуется в микросхеме ИМ6 (74х283).

В многоразрядных сумматорах увеличение разрядности достигается путем каскадирования SM. При этом выход переноса Р младшего разряда соединяют с входом переноса P _i старшего разряда. При работе многокаскадного сумматора в режиме суммирования на вход переноса младшего разряда подается лог. 0. В этом случае младший разряд микросхемы DD1 может быть полусумматором.

Принцип каскадирования трех 2-разрядных сумматоров типа ИМ2 (74х82) показан на рис. 9.5.

Рис. 9.5. Каскадирование 2-разрядных сумматоров ИМ2

Приведем некоторые типы двоичных сумматоров и их зарубежные аналоги, серийно выпускаемых промышленностью.

ИМ1 (74х80) – одноразрядный полный сумматор;

ИМ3 (74х83) – 4-разрядный полный сумматор с ускоренным переносом;

ИМ5 (74х183) – 4-разрядный полный сумматор;

ИМ6 (74х283) – 4-разрядный полный сумматор с ускоренным переносом;

ИМ7 (74х385) – 4-разрядный последовательный сумматор-вычитатель.

Сумматоры стандартных серий ИМС

Дата добавления: 2015-09-03