Гайворонский Д. В., Новосельцева Т. Я. 2 страница

Таблица 3.2
y 1	y 2	D 3	D 2	D 1	D 0	dM	Mv

Таблица 3.3
y 1	y 2	D 3	D 2	D 1	D 0	dM	Mv

y ₁, сигнал же x ₂ не изменяется на интервале работы M_vT ₀, поэтому на вход триггера с выходом Q ₇ в этом случае следует подать сигнал .

Схему выполним на макроэлементах (МЭ) фирмы Altera, используя графический режим и используя макроэлементы (МЭ), предоставляемые папками Prim, Mf (megafunction), Edif (electronic design interchange format) и mega_LPM:74161. Двоичный 4-разрядный счетчик выполнен на макроэлементе 74161, а D -триггеры – на макроэлементе 7474 (два D -триггера с прямым Q и инверсным выходами; инверсные сигналы обозначаются как QN).

На рис. 3.1 представлена синтезированная схема; временные диаграммы, приведенные на рис. 3.2, поясняют работу счетчика. Пока сигнал = 0, в счетчик записывается число d = 11, и счетчик имеет 5 внутренних состояний: 11, 12, 13, 14 и 15, т. е. делит на 5. С каждым приходом сигнала = 1 в счетчик записываются числа d = 10 при x ₂ = 1 ( = 0) или d = 12 при x ₂ = 0 ( = 1), при этом происходит изменение коэффициента деления на 6 или на 4 соответственно.

В рассмотренном счетчике основное влияние на максимально допустимое значение частоты тактового сигнала H оказывают задержки в счетчике и ЛЭ НЕ сигнала переноса P ₄, а также задержка в триггерах, формирующих данные. Время переходных процессов в синхронных автоматах не должно превышать периода тактового сигнала, поэтому указанная задержка резко снижает максимальное значение частоты тактового сигнала. Для определения

Рис. 3.1. Счетчик с тремя модулями пересчета M_v = 4, 5 и 6

Рис. 3.2. Временные диаграммы работы счетчика по mod 4, 5, 6

граничной частоты тактового сигнала подсчитаем значения длительностей переходных процессов в схемах, формирующих сигналы = 0 и сигналы данных, загружаемых в счетчик (эти значения берутся при моделировании в пакете Max+plus II. Формирование сигнала = 0 (в наносекундах):

t _з = t _{з P4} + t _зНЕ = 7.4 + 5 = 12.4,

а формирование данных (в наносекундах):

t _{з D0,1,2} = t _{з P4} + t _зТР = 7.4 + 2.8 = 10.2.

Наибольшее значение задержки в 12.4 нс ограничивает частоту тактового сигнала величиной f _max = 80 МГц. В табл. 3.4 представлены задержки, получаемые при временном анализе (Delay Matrix).

Таблица 3.4

Результаты временнóго анализа

Сигналы	Выход
Вход		LDN	P4	Q0	Q1	Q2	Q3	Q4	Q5N	Q7N
CLK, нс		7.4	7.4	2.8	2.8	2.8	2.8		7.8	7.8
X1, нс								2.8

Используя результаты временного анализа (максимальная задержка формирования данных D _2-0 составляет 7.8 нс), позволяет считать максимальную частоту работы делителя £120 МГц, хотя в результате анализа указывается частота 93.45 МГц, что можно объяснить лишъ тем, что имея два тактовых сигнала CLK и сигнал , анализатор при вычислении минимального периода тактовой частоты производит сложение величины задержки данных относительно сигнала CLK и задержки сигнала Q ₄ относительно сигнала . Поэтому граничную частоту следует считать равной 1/7.8 £ 128 МГц.

Увеличить быстродействие счетчика с программируемым модулем пересчета можно с помощью дополнительного D -триггера [3], используемого для задержки сигнала переноса P ₄ на один такт (рис. 3.3). В этом случае модуль пересчета M определяется соотношениями [3]: M = 17 – d_M, 0 £ d_M £ 15, из которых следует, что d_M = 17 – M, 2 £ M £ 17. Составив табл. 3.3, аналогичную табл. 3.2, легко получить

D ₃ = 1, D ₂ = , D ₁ = y ₁ y ₂, D ₀ = y ₁.

Полученным функциям соответствует схема счетчика на макроэлементах фирмы Altera на рис. 3.3. На рис. 3.4 показаны временные диаграммы работы такого счетчика. Запись числа в такой счетчик происходит в состоянии j = 0: при = 0 в счетчик записывается число d = 12 и M ₀ = 5, а при = 1 и x ₂ = 0 в счетчик записывается число d = 13, обеспечивая модуль M ₀ – 1 = 4, а при = 1 и x ₂ = 1 в счетчик записывается число d = 11, обеспечивая модуль M ₀ + 1 = 6.

Для определения граничной частоты подсчитаем длительность переходных процессов в схеме. Задержка формирования сигнала (в наносекундах) = 0

t _з = t _зТР = 2.8,

Рис. 3.3. Быстродействующий счетчик по mod 4, 5, 6

Рис. 3.4. Временные диаграммы работы быстродействующего счетчика по mod 4, 5, 6

а задержка формирования данных (в наносекундах)

t _{з D0,1,2} = t _зТР + t _зТР = 2.8 + 2.8 = 5.6.

Граничная частота в этом случае определяется частотой работы самого счетчика и равна 160 МГц.

Таблица 3.5

Результаты временного анализа

Сигналы	Выход
Вход	LDN	P4	Q0	Q1	Q2	Q3	Q4	Q5	Q7
CLK, нс	2.8	7.4	2.8	2.8	2.8	2.8		7.8	7.8
X1, нс							2.8

Однако результаты временного анализа, представленные табл. 3.5, показывают, что уменьшается задержка тактового сигнала загрузки данных с 7.4 до 2.8 нс, задержка же формирования самих данных остается такой же, как и в предыдущей схеме, т. е. 7.8 вместо 5.6 нс. Таким образом, включение дополнительного D -триггера не позволяет повысить граничную частоту выше 128 МГц.

Счетчик по mod 9, 10, 11. Для такого счетчика будем использовать реверсивный 4-разрядный счетчик и D -триггеры (макроэлементы 74169 и 7474), хотя можно использовать элементы 74161 и 7474. Для реверсивного счетчика в режиме вычитания M = d + 1 или M = d + 2 (с дополнительным D -триггером). Из табл. 3.6 находим D ₀ = , D ₁ = y ₁ y ₂, D ₂ = 0, D ₃ = 1. По этим функциям построена схема на МЭ фирмы Altera, представленная на рис. 3.5, а на рис. 3.6 – временные диаграммы работы схемы.

Для вычисления граничной частоты определим длительность (в наносекундах) двух переходных процессов, формирующих сигналы = 0 и сигналы данных D_i:

t _з = t _{з P4} = 7.4,

а формирование данных:

t _{з D0,1,2} = t _{з P4} + t _зНЕ + t _зТР = 7.4 + 5 + 2.8 = 15.2.

Наибольшее значение задержки в 15.4 нс ограничивает частоту тактового сигнала величиной f _max = 64.9 МГц.

Таблица 3.6
y 1	y 2	D 3	D 2	D 1	D 0	d M	Mv

Таблица 3.7
y 1	y 2	D 3	D 2	D 1	D 0	d M	Mv

Рис. 3.5. Счетчик по mod 9, 10, 11

Рис. 3.6.Временные диаграммы работы счетчика по mod 9, 10, 11

Таблица 3.8

Результаты временного анализа схемы рис. 3.5

Сигналы	Выход
Вход		P4	Q0	Q1	Q2	Q3	Q4	Q5N	Q7N
CLK, нс	7.4	7.4	2.8	2.8	2.8	2.8		7.8	7.8
X1, нс							2.8

Результаты временного анализа схемы на рис. 3.5, представленные в табл. 3.8, позволяют определить граничную частоту работы схемы f = = 1/7.8×10⁹ £ 128 МГц.

Для быстродействующего счетчика из табл. 3.7 находим

D ₃ = , D ₂ = D ₁ = , D ₀ = y ₁.

По схеме счетчика, представленной на рис. 3.7, определяем граничную частоту работы величиной 140 МГц (определяется длительностью переходных процессов): задержка формирования сигнала = 0 (в наносекундах)

t _з = t _зТР = 2.8,

Рис. 3.7.Быстродействующий счетчик по mod 9, 10, 11

Рис. 3.8. Временные диаграммы работы быстродействующего счетчика по mod 9, 10, 11

Таблица 3.9

Результаты временного анализа схемы рис. 3.7

Сигналы	Выход
Вход		P4	Q0	Q1	Q2	Q3	Q4	Q5N	Q7N
CLK, нс	2.8	2.8	2.8	2.8	2.8	2.8		7.8	7.8
X1, нс							2.8

задержка формирования данных (в наносекундах):

t _{з D0,1,2} = t _зТР + t _зТР = 2.8 + 2.8 = 5.6.

На рис. 3.8 представлены временные диаграммы работы быстродействующего счетчика. Загрузка данных происходит в состоянии = 15 (F h); при значении сигнала = 0 записывается число d = 8, тем самым задавая M_v = = M ₀ = = 10, а при = 1 записывается d = 7 или d = 9, что переключает M_v на 9 или 11.

3.3. Синтез счетчика по mod М ₀

В зависимости от выбранного при расчетах значения М ₀ = 5 или 10 могут быть построены 2 схемы.

Счетчик по mod 5 (рис. 3.9, а) строится на макроэлементе 74169 с записью в него числа d = 4 (рис. 3.10). Граничная частота такого счетчика ограни-

а	б
Рис. 3.9. Делители на M 0 = 5 (а) и M 0 = 10 (б) на МЭ фирмы Altera

Рис. 3.10. Временные диаграммы работы делителя на M ₀ = 5

Таблица 3.10

Результаты временного анализа схемы рис. 3.9. а

Сигналы	Выход
Вход		Q0	Q1	Q2	Q3	out
CLK, нс	7.4	2.8	2.8	2.8	2.8	7.4

Рис. 3.11. Временные диаграммы работы делителя на M ₀ = 10

Таблица 3.11

Результаты временного анализа схемы рис. 3.9, б

Сигнал	Выход
Вход		Q0	Q1	Q2	Q3	out
CLK, нс	7.4	2.8	2.8	2.8	2.8	7.4

чивается только задержкой сигнала = 0: t _з = t _зP4 = 7.6 нс; (f _max ≤ 131 МГц). Счетчик по mod10 (рис. 3.9, б) строится на макроэлементе 74168, который является счетчиком по mod 10, поэтому загрузка отсутствует (рис. 3.11). Граничная частота определяется частотой работы самого счетчика и равна 175 МГц. В табл. 3.10 и 3.11 приведены значения задержек сигнала в схемах счетчиков по mod М ₀.

3.4. Синтез счетчика по mod М _{1 i}

Счетчик по mod M _{1 i} имеется как в канале зондирующего сигнала G, так и в канале отраженного (подвижного) сигнала G_{v .} Эти счетчики используются в качестве делителей частоты на число M_i = T_if ₀/ M ₀ при i = 1, 2, 3, 4 (рис. 2.1) и могут быть выполнены на 16-разрядном двоичном счетчике с параллельной синхронной загрузкой данных (расчетные значения M_i, как правило, представимы 16-разрядным двоичным кодом).

Счетчик по mod M _{1 i} на МЭ lpm counter. Для построения делителя на МЭ фирмы Altera используются счетчики из папки lpm: 16-разрядный счетчик lpm_counter с синхронной загрузкой данных (в счетчике задаются входные сигналы cin, clk _ en, cnt _ en, sload, разрядность width = 16 и направление работы (режим вычитания) lpm direction = down, а также выходной сигнал переноса cout. На рис. 3.12 показана схема 16-разрядного счетчика. Модуль пересчета M_i этого счетчика определяется соотношением M_i = + 1, т. е. он задается параллельной записью в счетчик числа = M_i – 1. Число – двухбайтовое, содержащее мдадший байт d _LT и старший байт d _MT (M – most, L – least), хранящиеся в памяти в соседних ячейках. Оба байта должны быть записаны в регистры памяти 74377b. По команде OUT port_dLT вырабатывается системный сигнал управления = 0, а дешифратор адресных сигналов внешних устройств вырабатывает сигнал port_ d _LT = 0, который разрешает запись младшего байта D[7..0] в регистр; запись производится положтиельным перепадом сигнала . Аналогичным образом по команде OUT port_dMT записывается старший байт данных D[15..0] в регистр 74377b.

Временные диаграммы работы счетчика представлены на рис. 3.13. После загрузки младшего байта D[7..0] = 05 и старшего байта D[15..0] = 00, которая разрешается сигналом COUT = 1, возникающем в нулевом состоянии счетчика, счетчик начинает считать до нуля, после чего снова произойдет загрузка. На рис. 3.13 запись младшего и старшего байта осуществляется одновременно, реально же запись младшего и старшего байта происходит в разные моменты времени.

Рис. 3.12. Схема 16-разрядного делителя на M_{1 i}

Рис. 3.13. Временные диаграммы 16-разрядного делителя

Схема 16-разрядного делителя частоты используется как в неподвижном канале (на тактовый вход подается сигнал с выхода делителя на M ₀ P ₄₀), так и в подвижном канале (на тактовый вход подается сигнал с выхода делителя на M_v P _{4 v}). Выходные сигналы счетчиков COUT являются сигналами G и G_v.

3.5. Синтез счетчика по mod М_j

Требуемые коэффициенты M_j реализуются последовательным включением делителя на постоянный коэффициент M_k и управляемого 2-байтовыми данными 16-разрядного счетчика.

Рис. 3.14. Делитель на M_k = 2⁵ и M _keyb = 2¹⁴.

Рис. 3.15. Временные диаграммы работы делителя на M_k = 2⁵ и M _keyb = 2¹⁴

Рис. 3.16. Схема 16-разрядного делителя на M _{1 j}

Счетчик по mod M_k на МЭ lpm counter. Макроэлемент счетчика используется в режиме делителя на 2 ^k; для M_k = 32 = 2⁵ выходной сигнал снимается с выхода Q₄ (схема представлена на рис. 3.14, а временные диаграммы – на рис. 3.15). Эта же схема формирует сигнал частоты» 500 Гц для опроса шифратора клавиатуры, при этом коэффициент деления M _keyb = 10⁷/500 = = 20 000. Легко задать M _keyb = 2¹⁴ = 16 384, если использовать 16-разрядный

счетчик с выходом Q ₁₃, при этом частота выходного сигнала f _keyb = = = примерно 610 Гц.

Делитель на M _{1 j} строится по такому же принципу, что и делитель на M _{1 i} (16-разрядный счетчик с записью двухбайтовых чисел). На вход делителя поступает сигнал частоты f ₀/ M ₀ = 10 МГц, выходной сигнал делителя – x ₁. Схема делителя на M _{1 j} показана на рис. 3.16.

3.6. Контроллер клавиатуры

Для управления имитатором используются 16 клавиш, каждой из которых приписан свой 4-разрядный двоичный код. При нажатии любой клавиши контроллер клавиатуры должен выдавать двоичный код этой клавиши и флаг клавиатуры, указывающий факт нажатия любой клавиши (сигнал квитирования), или сигнал запроса прерывания IR (interrupt request).

Шифратор клавиатуры. На рис. 3.17 изображена схема шифратора клавиатуры, содержащая счетчик по mod 16 (74169) и мультиплексор 16®1 (161mux). При замыкании клавиши k = 0, 1, ¼, 15 выходной сигнал DO мультиплексора примет значение 1 в момент времени, когда счетчик установится в состояние k, что приведет к появлению значения сигнала IR = 1 и блокировке счета. Пока клавиша нажата, счетчик выдает число k = DO ₃ DO ₂ DO ₁ DO ₀, а D -триггер – сигнал IR = 1. При отпускании клавиши сигнал IR установится в 0 и счетчик продолжит счет. Чем ниже частота задающего генератора, тем надежнее исключается «дребезг» контактов клавиш. На частоте генератора 500 Гц «дребезг» надежно устраняется. На рис. 3.18 – временные диаграммы для случая, когда нажата клавиша с номером 9.

Дата добавления: 2015-12-08