Читайте также:
|
Его логика работы ориентирована на использование информации на ножках процессора и на сигнальных линиях внешней шины. Основные биты расположены в регистре SYSTAT(регистр процессора ввода/вывода).
| № бита | Имя | Назначение |
| HSTM | =1, если хост-процессор является bus-master | |
| BSYN | =1, если логика контроллера внешней шины синхронизирована. При включении питания на каждом процессоре выполняется небольшая программа, задача которой установить, какой процессор будет bus-master. | |
| 4-6 | CRBM | индикатор ID, который является bus-master в данный момент |
| 8-10 | IDC | состояние на входных ножка ID2-0 процессора. Всего может быть 6 процессоров в многопроцессорной системе. (Диапазон значений от 1 до 7 и 7 не используется) |
| DWPD | индикатор состояния выполнения операции "прямой записи" (direct write) во внутреннюю память процессора (=1 если прямая запись не завершена, т.е. буферы прямой записи непусты) | |
| VIPD | Отображает состояние установленного запроса на обслужевание вектора прерываний от другого процессора в многопроцессорной системе. =1, если текущий вектор прерывания в регистре VIRPT еще не обслужен | |
| 14-15 | HPS | состояние упаковки слов при обмене с хост-процессором |
Логика арбитража внешней шины интегрирована в архитектуру внешнего порта и позволяет разделять до 6 процессоров на одной шине.
Механизм арбитража использует следующие сигналы:
| Сигналы | Назначение |
| BR6..BR1 | Сигнал запроса шины. Каждый процессор управляет только своей линией BRx (в соответствии с входами ID2-0) и отслеживает состояния остальных линий. BR-bus request. С помощью этого механизма и приоритетов процессоры определяют, кто будет bus-master. Активный сигнал – низкий. |
| ID2-0 | Входной идентификатор процессора |
| RPBA | Сигнал выбора циклической схемы изменения приоритетов при доступе к внешней шине. Если сигнал имеет низкий уровень, то на все процессоры подается одно значение – приоритеты у всех фиксированные. Если высокий, то значит приоритеты меняются. |
| CPA | Приоритет доступа процессорного ядра по отношению к доступу DMA-пересылки (IOP-процессора) |
Когда процессору требуется доступ к внешней шине он автоматически выставляет сигнал BRx. Если он является bus-master, то доступ выполняется в том же такте, без задержки.
Если процессор – slave, то проверяются сигналы на всех линиях BR. Передача управления над шиной требует одного такта (bus transition cycle) и происходит если выполняются оба условия:
- текущий bus-master снимает свой BRx;
- какой-либо slave-процессор выставляет свой BRy.
Если slave-процессор не получает шину, то он ожидает ее, вставляя дополнительные такты ожидания (если доступ запрашивает процессорное ядро (доступ из инструкции), то программа "зависает"). При передаче шины используется выбранная схема приоритетов.
На данном рисунке: первый процессор бас-мастер (низкий уровень – активный) и на первом такте он снимает сигнал бас-реквест, второй процессор бас-реквест не выставлял, потэтому бас-мастером все-равно остается первый. На втором такте бас-реквест выставляет второй процессор, первому шина не нужна, поэтому бас-мастером становится второй процессор. Потом через насколько тактов второй процессор снимает реквест и остается бас-мастером, т.к. шина никому не нужна больше. Однако на следующем такте оба процессора делают запрос шины, бас-мастером был второй процессор, а значит он и захватит шину. Только после того, как второй доработает с шиной и снимет свой сигнал бас-реквест, бас-мастером станет первый процессор.
Дата добавления: 2015-11-16; просмотров: 66 | Нарушение авторских прав
| <== предыдущая страница | | | следующая страница ==> |
| Регистр LSRQ и его назначение | | | Приоритетный доступ процессорного ядра |