2 РАСЧЁТНЫЙ РАЗДЕЛ
2.1 Сложение чисел А и В
Разберем процесс суммирования двоичных чисел А=D и В=9, заданных в шестнадцатеричной системе счисления.
Представим числа в двоичной системе счисления
D(16)=1 1 0 1(2)
А3 А2 А1 А0
9(16)=1 0 0 1(2)
В3 В2 В1 В0
Выполним суммирование чисел
+ |
1 0 0 1
1 0 1 1 0
Таким образом, полный результат суммирования А+В=16(16), так как имеется перенос Р в пятый разряд S4.
Запишем в принятых обозначениях
А3 А2 А1 А0
+ |
1 0 0 1 ← второе слагаемое
В3 В2 В1 В0
1 0 1 1 0←сумма
S4 S3 S2 S1 S0
Сумма образуется как результат поразрядного суммирования двух заданных чисел. Разряды суммы обозначаются соответственно S4, S3, S2, S1, S0.
2.2 Синтез счетчика
Счётчик устройства суммирования двоичных чисел нужен для того, что бы двоичным кодом представить слагаемое А=D(16).
Числа в счётчике представлены определенными комбинациями состояний триггеров, при поступлении на вход которых импульсы устанавливают триггер в новую комбинацию соответствующую числу на единицу больше предыдущего числа.
Составим таблицу работы счётчика с Ксч=14 в базисе «И-НЕ» для числа А=1101(2).
Таблица 2 – Таблица работы счётчика
Номер входного индекса | Предыдущее состояние | Последующее состояние | ||||||
Q4 | Q3 | Q2 | Q1 | Q4ˈ | Q3ˈ | Q2ˈ | Q1ˈ | |
Таблица 3 – Таблица переходов
Вид перехода | J | K |
0→0 | ─ | |
0→1 | ─ | |
1→0 | ─ | |
1→1 | ─ |
Составим таблицу переключений.
Таблица 4 – Таблица переключений счётчиков
Номер входного импульса | Q4→Q4ˈ | J4 | K4 | Q3→Q3ˈ | J3 | K3 | Q2→Q2ˈ | J2 | K2 | Q1→Q1ˈ | J1 | K1 |
0→0 | ─ | 0→0 | ─ | 0→0 | ─ | 0→1 | ─ | |||||
0→0 | ─ | 0→0 | ─ | 0→1 | ─ | 1→0 | ─ | |||||
0→0 | ─ | 0→0 | ─ | 1→1 | ─ | 0→1 | ─ | |||||
0→0 | ─ | 0→1 | ─ | 1→0 | ─ | 1→0 | ─ | |||||
0→0 | ─ | 1→1 | ─ | 0→0 | ─ | 0→1 | ─ | |||||
0→0 | ─ | 1→1 | ─ | 0→1 | ─ | 1→0 | ─ | |||||
0→0 | ─ | 1→1 | ─ | 1→1 | ─ | 0→1 | ─ | |||||
0→1 | ─ | 1→0 | ─ | 1→0 | ─ | 1→0 | ─ | |||||
1→1 | ─ | 0→0 | ─ | 0→0 | ─ | 0→1 | ─ | |||||
1→1 | ─ | 0→0 | ─ | 0→1 | ─ | 1→0 | ─ | |||||
1→1 | ─ | 0→0 | ─ | 1→1 | ─ | 0→1 | ─ | |||||
1→1 | ─ | 0→1 | ─ | 1→0 | ─ | 1→0 | ─ | |||||
1→1 | ─ | 1→1 | ─ | 0→0 | ─ | 0→1 | ─ | |||||
1→0 | ─ | 1→0 | ─ | 0→0 | ─ | 1→0 | ─ |
00 01 11 10 |
Q2, Q1 |
Q4, Q3 |
─ | ─ | ||
Рисунок 1 – Шаблон карты Карно
J4 K4
Q4, Q3 |
Q2, Q1 |
Q4, Q3 |
Q2, Q1 |
─ | ─ | ─ | ─ | |
─ | ─ | ─ | ─ | |
─ | ─ | |||
00 01 11 10 |
00 01 11 10 |
─ | ─ | ─ | ─ | |
─ | ─ | ─ | ─ |
J3 K3
Q4, Q3 |
Q2, Q1 |
Q4, Q3 |
Q2, Q1 |
─ | ─ | ─ | ─ | |
─ | ─ | |||
─ | ─ | ─ | ─ |
00 01 11 10 |
00 01 11 10 |
─ | ─ | ─ | ─ | |
─ | ─ | ─ | ─ | |
J2 K2
Q4, Q3 |
Q2, Q1 |
Q4, Q3 |
Q2, Q1 |
─ | ─ | |||
─ | ─ | |||
─ | ─ | ─ | ─ | |
─ | ─ |
00 01 11 10 |
00 01 11 10 |
─ | ─ | |||
─ | ─ | |||
─ | ─ | |||
─ | ─ |
J1 K1
Q4, Q3 |
Q2, Q1 |
Q4, Q3 |
Q2, Q1 |
─ | ─ | |||
─ | ─ | |||
─ | ─ | ─ | ||
─ |
00 01 11 10 |
00 01 11 10 |
─ | ─ | |||
─ | ─ | |||
─ | ─ | ─ | ||
─ | ─ |
Рисунок 2 – Карты Карно для счётчика Ксч=14
Запишем логические выражения
J4=Q3*Q2*Q1;
K4=Q3*Q1;
J3=Q2*Q1;
K3=Q2*Q1∨ Q4*Q1;
J2=(
*Q1)∨ (
*Q1);
K2=Q1;
J1=1;
K1=1.
Полученное выражение переводим в базис «И – НЕ».
J4= 
= 
;
K4= 
= 
;
J3= 
= 
;
K3= 
= 
= 
;
J2= 
= 
= 
;
K2= 
=Q1;
J1=1=1;
K1=1=1.
Построим счётчик на JK-триггерах, с учётом логических выражений в базисе <<И - НЕ>>. Схема счётчика представлена на рисунке 3.
|
|
J1 C1 K1 R1 |
J2 C2 K2 R2 |
T1 |
T2 |
Установка сброса |
& |
& |
& |
«1» |
«1» |
DD1.1 |
DD1.2 |
DD2.1 |
DD4.1 |
DD4.2 |
|
|
J3 C3 K3 R3 |
& |
& |
DD1.3 |
DD2.2 |
DD3.2 |
T3 |
DD5.1 |
DD1.4 |
& |
& |
T4 |
DD5.2 |
J4 C4 K4 R4 |
& |
& |
DD2.3 |
DD3.3 |
DD3.1 |
DD3.4 |
& |
& |
|
|
|
|
Q4 |
Q3 |
Q2 |
Q1 |
Вход синхронизации |
Рисунок 3 – Схема счетчика |
Выбираем элементы:
DD1 K555ЛА12;
DD2 K555ЛА10;
DD3 K555ЛА12;
DD4 K561ТВ6;
DD5 K561ТВ6.
2.3 Синтез регистров
Для формирования числа В=1001, согласно заданию был использован регистр (Y2), построенный на основе Д-триггера. Из предложенного набора микросхем серии К555 выбираем триггер К561ТМ2.
Условно–графическое обозначение D-триггера приведено на рисунке 4.
К561ТМ2 |
Q2 |
Т |
S1 D1 C1 R1 S2 D2 C2 R2 |
|
Q1 |
|
|
Рисунок 4 - Условно – графическое обозначение D – триггера
Назначение выводов микросхемы:
1, 13 – прямые выходы;
2, 12 - инверсные выходы;
3, 11 – вход синхронизации;
4, 6, 8, 10 – установочные выходы;
5, 9 – информационные входы;
7 – общий;
14 – питание.
Микросхема К561ТМ2 содержит два двухтактных D-триггеров, которые работают следующим образом. По фронту первого импульса на вход С логический уровень присутствующий на входе D записывает в первый D-триггер. По фронту второго импульса сигнализации на выходе Q устанавливается уровень присутствующий на входе D перед первым синхроимпульсом. Таким образом на выходе двухтактного триггера задерживается на один такт.
Входы R и S не зависят от импульсов синхронизации и имеют активные высокие уровни. Поступление высокого уровня на входе R и S становится обо D-триггера в «0» и «1» независимо от вход D и С.
Составим таблицу работы регистра для числа В=1001. Регистр осуществляет сдвиг влево.
Таблица 5 – Таблица работы регистра
С | Q4 | Q3 | Q2 | Q1 | Режимы работы |
- | ø | ø | ø | ø | Исходное состояние |
ø | ø | ø | Режим записи | ||
ø | ø | ||||
ø | |||||
ø | |||||
ø | ø | Режим считывания | |||
ø | ø | ø | |||
ø | ø | ø | ø |
Построим регистр на основе D – триггера серии К561ТМ2
Установка «0» |
T4 |
T3 |
T1 |
T2 |
S3 D3 C3 R3 |
Q3 |
|
Установка сброса |
|
S4 D4 C4 R4 |
S2 D2 C2 R2 |
|
Q1 |
S1 D1 C1 R1 |
|
|
|
|
|
Q2 |
Q4 |
Вход синхронизации |
DD6.1 |
DD6.1 |
DD7.1 |
DD7.2 |
Рисунок 4 – Регистр со сдвигом влево
Выберем элементы:
DD7K561TM2;
DD8K561TM2.
2.4 Выбор сумматор
Микросхема К561ИМ1 содержит четырёхразрядный сумматор с устройством ускоренного переноса. Интегральная микросхема включает в себя 4 одноразрядных полных сумматоров и параллельную схему ускоренного переноса с выходом P такая структура повышает быстродействие многоразрядных арифметических узлов, состоящих из нескольких сумматоров. Условно-графическое обозначение сумматора приведено на рисунке 5.
B1 B2 B3 B4 |
A1 A2 A3 A4 |
S1 S2 S3 S4 |
P0 |
P |
SM |
K561ИМ1 |
Рисунок 5 – Условно-графическое обозначение сумматора.
Назначение выводов микросхемы.
1, 3, 5, 7 – входы первого числа;
2, 4, 16, 15 – входы второго числа;
8 – общий;
9 – вход сигнала переноса;
10, 11, 12, 13 – выходы суммы числа;
14 – выход сигнала ускоренного переноса;
16 – питание.
2.5 Синтез четырёхразрядного параллельного сумматора
Сумматоры предназначены для выполнения арифметических операций сложения и вычитания как двоичных так и десятичных чисел. По виду можно выделить две группы сумматоров.
- сумматор выполняющие сложные положительных чисел (без учёта знака числа);
- сумматоры выполняющие операцию сложения положительных и отрицательных чисел. Такие устройства называют сумматорами вычитателями. Они могут работать в режиме алгебраического (с учётом знака) сложения и вычитания чисел.
По используемой системе считывания, сумматор, который используется в курсовом проекте, является двоичным, т.е. выполняет операции над двоичными числами.
Так же существуют и десятичные сумматоры которые выполняют арифметические операции над числами в десятичной системе счисления.
По последовательности выполнения операции во времени выделяют:
- параллельные сумматоры в которых все разряды складываемых чисел подаются на входы сумматора одновременно. Такие сумматоры собираются на комбинационных устройствах;
- последовательные сумматоры, на входы которых разряды складываемых чисел кодируются последовательно во времени (разряд за разряд). В них используются элементы памяти.
Среди двоичных сумматоров различают одноразрядные и многоразрядные. Одноразрядные служат основой построения многоразрядных. Многоразрядные сумматоры подразделяются на сумматоры с последовательными и параллельными переносами.
Четырёхразрядный двоичный сумматор с параллельным переносом (Y3), предназначен для сложения четырёхразрядных двоичных чисел А и В представленных разрядами A3, А2, А1, А0 и В3, В2, В1, В0. На выходе разряда формируется четырёхразрядная сумма S представленная разрядами S3, S2, S1, S0, а также перенос P.
Работа устройства синхронизируется тактовыми импульсами Uc, причём ввод слагаемых осуществляется по отрицательному перепаду сигнала синхронизации. Сложение осуществляется при низком уровне сигнала синхронизации, а вывод результата по положительному перепаду.
Процесс функционирования устройства поясняется временной диаграммой, которая представлена на рисунке 6.
ввод |
сложения |
вывод |
t |
Uc |
t1 |
t2 |
t3 |
t4 |
Tc |
Рисунок 6 – Временная диаграмма поясняющая процесс функционирования устройства
В момент времени t1, по отрицательному переходу тактового импульса Uc начинается ввод слагаемых. К моменту времени t2 ввод заканчивается и начинается сложение. К моменту времени t3 по положительному перепаду сигнала синхронизации Uс результат сложения записывается в регистр (Y4) и триггер переноса (Y5).
Сложение многоразрядных двоичных чисел производится путём их поразрядного сложения с переносом между разрядами.
Полные одноразрядные сумматоры используются в многоразрядных сумматорах при сложении разрядов двоичных чисел, начиная с первого.
Поэтому основным узлом многоразрядных сумматоров является одноразрядный сумматор, который выполняет арифметические сложения одноразрядных двоичных чисел Аi, Bi и перенос из младшего разряда Ci. В результате на выходах образуется сумма Siи перенос в старший разряд Ci +1. В таблице 6 приведена работа одноразрядного сумматора.
Таблица 6 – Таблица истинности одноразрядного сумматора
Входы | Входы | |||
Ci | Bi | Ai |
| Si |
Как видно из таблицы 6 Сi=0 полный сумматор выполняет функции полусумматора.
Логические функции для выходов Si и 
одноразрядного сумматора записанные в виде совершенной нормальной дизъюнктивной форме по данным таблице 6 имеет вид:
;
.
Карта Карно для минимизации выражения переноса в i+1-й разряд выглядит как представлено на рисунке 7.
Bi Ai |
Ci |
00 01 11 10 |
Рисунок 7 – карта Карно для переноса
В результате минимизации логическое выражение для переноса записывается в виде:
.
Применив теорему Моргана выходной сигнал переноса будет выглядит следующим образом:
.
Многоразрядные двоичные сумматоры выполняют операцию сложения двух оперантов, каждый их которых представляет собой n-разрядное двоичное число. Согласно заданию курсавого проекта был использан сумматор с параллельным переносом. Выходной сигнал переноса имеет вид:
, где
;
.
Из этого следует, что:
- сигнал 
генерируется при наличии обоих сигналов в данном разряде (т.е. перенос происходит при 
). Поэтому он называется функцией генерации переноса;
- сигнал 
разрешает прохождение переноса на выход, по этому он называется функцией распространения переноса.
;
;
;
.
Полученные выражения свидетельствуют о том, что для получения сигналов переноса
Сi+1 достаточно располагать функциями 
, Pi и сигнала внешнего переноса C0. Они описывают двухступенчатые комбинационные устройства первой ступени, которые формируются логические произведения, а во второй - логические суммы. По этому можно считать что сигналы всех переносов будут сформированы одновременно и за более короткий промежуток времени, чем в устройстве многоразрядного сумматора с последовательным переносом.
Рассмотренный способ формирования переносов называется параллельным, а сумматор построенный по этому способу сумматорам с параллельным переносом.
Функции переноса имеют нормальную дизъюнктивную форму и могут быть реализованы элементами «И», «ИЛИ». Однако у этих элементов недостаточное число входов требуемое для построения многоразрядного сумматора, по этому предпочтительно схема на элементах «И-НЕ».
Перевод полученных выражений в базисе «И-НЕ» даёт выражение:
;
;
.
|
S0 |
S |
SM0 |
C |
B |
A |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
DD15.1 |
DD8.1 |
|
|
DD9.3 |
|
|
DD8.2 |
DD16.1 |
DD8.3 |
|
DD8.4 |
|
S |
SM1 |
A |
B |
S1 |
DD10.2 |
DD10.3 |
DD10.1 |
|
|
|
|
|
C |
DD10.4 |
DD9.1 |
|
DD17.1 |
|
|
A |
S2 |
S |
SM2 |
C |
B |
|
|
|
|
|
DD9.2 |
DD9.3 |
DD12.1 |
DD12.2 |
DD11.1 |
DD11.2 |
DD11.3 |
DD18.1 |
|
|
|
|
S3 |
AZ |
B |
SM3 |
S |
DD11.4 |
|
DD9.4 |
DD12.3 |
|
C |
|
|
|
|
|
DD14.1 |
DD14.2 |
DD13.2 |
DD13.1 |
Рисунок 8 – Логическая схема сумматора
Выберем логические элементы:
DD8 K555ЛА12;
DD9 K555ЛА12;
DD10 K555ЛА12;
DD11 K555ЛА12;
DD12 K555ЛА10;
DD13 K555ЛА7;
DD14 2/4 K555ЛА12;
DD15 K561ИМ1;
DD16 K561ИМ1;
DD17 K561ИМ1;
DD18 K561ИМ1.
2.6 Синтез регистра
Регистр Y4 используется для выдачи конечного результата сложения двоичных чисел А и В без учёта переноса. Составим таблицу работы регистра для числа 0110. Регистр осуществляет сдвиг влево.
Таблица 7 – Таблица работы регистра
С | Q4 | Q3 | Q2 | Q1 | Режим работы | |||||
- |
|
|
|
| Исходное состояние | |||||
|
|
|
|
Режим записи | ||||||
|
|
|
Дата добавления: 2015-09-30; просмотров: 30 | Нарушение авторских прав
|
