Синтезировать по варианту структуру простого магистрального процессора с одним или двумя АЛУ (возможно наличие отдельного адресного АЛУ), выполняющего от 8-и заданных команд. Разработать форматы

Синтезировать по варианту структуру простого магистрального процессора с одним или двумя АЛУ (возможно наличие отдельного адресного АЛУ), выполняющего от 8-и заданных команд. Разработать форматы команд, кодировку команд. Разработать структурную схему процессора, функциональные схемы всех блоков процессора, функциональную схему процессора в целом с указанием всех шин и управляющих сигналов. Разработать формат микрокоманд, организацию управления всеми устройствами процессора, микрокод для каждой из заданных команд. Привести примеры выполнения каждой команды с указанием значения всех основных сигналов и содержимого основных регистров на каждом такте. Привести 2 примера небольших программ с указанием значения основных сигналов и содержимого основных регистров на каждом такте.

Характеристика процессора: простой процессор магистрального типа с одноблочным универсальным АЛУ (и возможно – с дополнительным адресным АЛУ по вариантам). Разрядность регистров РОН и АЛУ процессора – 8 бит. Число РОН – не менее 4. Адресуемая память - от 256 слов. Устройство управления – микропрограммное с памятью микропрограмм. Способ выполнения команд – последовательное выполнение. Остальные особенности различаются по вариантам.

Пункт	1 вариант	2 вариант	3 вариант	4 вариант
1. Используемые варианты адресации (у всех – регистровая и прямая) +...	Косвенная регистровая, непосредственная	Косвенная регистровая, косвенная регистровая по базе (индексная)	Непосредственная, косвенная регистровая по базе (индексная) с непосредственным смещением	Косвенная регистровая по базе (индексная) с масштабируемой базой и непосредственным смещением
2. Адресность команд	Двухадресные (типа add r1, r2)	Трехадресные (типа add r1, r2, r3)
3. Операции АЛУ у всех: ADD + …	+ SHL (влево логич.), NAND, INC	+ SHRA (вправо арифм.), NAND, SET	+ SHLA (вправо арифм.), NOR, DEC	+ SHR (вправо логич.), NOR, EQU
4. Тип сдвигателя в АЛУ	Комбинационный на любое число разрядов в одну сторону	Монтажный сдвиг на 1 разряд в обе стороны	Монтажный сдвиг на 1 разряд в одну сторону	Комбинационный на любое число разрядов в обе стороны
5. Адресная арифметика	На общем АЛУ	На отдельном АЛУ
6. Состав команд – у всех: LD, ST, ADD, SHRА + …	JZ, NAND, JMP, SHL	JC, NOR, INC, SLC	JN, NAND, SUB, DEC	JE, NOR, JMP, XCH
7. Логика обработки разных форматов одних и тех же команд	Микро- программная	Комбина- ционная

Расшифровка операций АЛУ: ADD – сложение; SHL – сдвиг влево логический; SHLA – сдвиг влево арифметический; SHR – сдвиг вправо логический; SHRA – сдвиг вправо арифметический; NAND – И-НЕ; NOR – ИЛИ-НЕ, INC – инкремент, DEC – декремент, SET - установка в заданное константное значение, EQU – проверка на равенство.

Расшифровка команд процессора: LD – загрузка из памяти; ST – сохранить в память; ADD - сложение; SHRА – сдвиг вправо арифметический; SHL – сдвиг влево логический (если АЛУ реализует еще какие-то типы сдвигов по заданию, их необходимо также оформить в виде команд процессора!); NAND – И-НЕ; NOR – ИЛИ-НЕ; JMP – безусловный переход; JZ – переход по нулю; JN – переход по отрицательному значению; JC - переход по переносу (переполнению); JE – переход по равенству (двух регистров); INC – инкремент; DEC- декремент; SUB – вычитание; XCH – обмен регистров.

Ограничения на формат и загрузку команд: команды, имеющие разную длину, не выравниваются до максимальной длины, команды считываются по 8-разрядной шине данных памяти за разное количество шагов.

Индивидуальный вариант представляется как 2 двоичных числа – 6 - разрядное и 5 – разрядное (по номеру студента в потоке, второе число - повторяется).

Первое число задает особенности АЛУ: Операции АЛУ (2 бита); Тип сдвигателя АЛУ (2 бита); Адресность команд (1 бит); Адресная арифметика (1 бит).

Второе число задает особенности УУ: Состав команд (2 бита); Варианты адресации (2 бита); Логику обработки команд (1 бит).

Дата добавления: 2015-09-29